TWI484643B - 電容結構 - Google Patents

Description

電容結構

本發明是有關於一種電容結構，且特別是有關於一種的指插型多重層電容結構(interdigitated multilayer capacitor structure)。

一般深次微米互補式金氧半導體的電容結構包括以介電層分離的兩平行平板電極，而平板電極是由多層導電層所組成。為了提高電容結構的電容量，而在原本的平板電極上額外增加許多延伸結構或內部結構，以提高平板電極的表面積，達到提高電容量的效果。然而，平板電極的最主要限制在於兩平板電極之間的最小距離並不會隨著互補式金氧半導體的尺寸縮小而縮小。因此在互補式金氧半導體的規格進入深次微米時代時，平板式電容結構的電容密度卻未因此而增加。

指插型電容結構(interdigitated capacitor structure)多應用於微波應用，這種電容結構具有緊密配置的指插型導線結構，因此可在指插型導線結構之間產生邊緣電容(fringing capacitance)與外加電容(crossover capacitance)，以達到高電容量的需求。然而，指插型電容結構所產生的外加電容受限於單一層導電層。因此，如何在現有的製程規格限制下，改良深次微米互補式金氧半導體的電容結構以提高電容量，成為當前的重要課題。

本發明提供一種電容結構，可有效解決高電容量所產生的低時間相依介電崩潰參數問題。

本發明提供一種電容結構，可以減少在微影製程中因為開口圖案疏密不同所造成的圖案轉移誤差。

本發明提出一種電容結構位於一基底上，包括複數層導線層、複數個介層窗插塞、一介電層、一第一導電端與一第二導電端。其中，導線層相互平行堆疊配置於該基底上方，每一導線層具有複數條導線包括至少兩條相互平行的第一導線以及兩條相互平行的第二導線，其中該些第一導線與該些第二導線互相平行且交互配置於該導線層中，每一該第一導線與每一該第二導線相互絕緣。相鄰該些導線層上的該些第一導線相互對齊配置，而相鄰該些導線層上的該些第二導線相互對齊配置以分使該些導線層上的該些第一導線與該些第二導線分別組成與該基底垂直的複數個導線共平面包括至少包含該些第一導線的兩第一導線共平面與包含該些第二導線的兩第二導線共平面。每一該些導線共平面至少包括每一該些導線層中的該些導線其中之一。而介層窗插塞配置於該些導線共平面上的該些導線層之間，以分別連接相鄰該些導線層上的該些導線，其中於該些導線共平面的一高度準位上，該些介層窗插塞僅配置於於相鄰的該些導線共平面其中之一上。介電層分別位於該些導線層之間。而第一導電端，則電性連接每一該些導線層上的該些第一導線。第二導電端則電性連接每一該些 導線層上的該些第二導線。

在本發明之一實施例中，上述之電容結構，其中該些導線層上的該些介層窗插塞於平行於該些導線層的一平面上產生互相不重疊之複數個第一投影。此外，該些第一投影於該平面上交錯排列。另外該些第一投影於該平面上排列成一陣列。在本發明之一實施例中，其中該些介層窗插塞僅分別配置於該些第一導線共平面上。於一實施例中，該些介層窗插塞僅分別配置於該些第二導線共平面上。

在本發明之一實施例中，上述之電容結構，其中該些導線層包含至少五個連續堆疊的一第一導線層、一第二導線層、一第三導線層、一第四導線層與一第五導線層，當該些第一導線層與第二導線層以配置於該些第一導線共平面上的該些介層窗插塞相互連結時，該第二導線層與該第三導線層以配置於該些第二導線共平面上的該些介層窗插塞相互連結。此外，該第三導線層與該第四導線層以配置於該些第一導線共平面上的該些介層窗插塞相互連結。又，該第四導線層與該第五導線層以配置於該些第一導線共平面上的該些介層窗插塞相互連結。於另一實施例中，該第四導線層與該第五導線層以配置於該些第二導線共平面上的該些介層窗插塞相互連結。

在本發明之一實施例中，上述之電容結構，其中連續三層該些導線層之間的該些介層窗插塞於平行於該些導線層的一平面上產生互相不重疊之複數個第二投影。其中該些第二投影於該平面上交錯排列或是排列成一陣列。

基於上述，本發明中由於相鄰兩導線層上的相對應的導線之間以交錯的方式配置介層窗插塞，因此可以解決在形成介層窗開口的微影製程過程中因為圖案疏密不同所造成的圖案轉移誤差，進而提高形成介層窗開口的精確度。另外，本發明中，由於介層窗插塞在各個導線共平面上分散配置，所以可以有效解決因為高電容量所造成時間相依介電崩潰參數變差的問題。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示為根據本發明一實施例的一種電容裝置的上視簡圖。此電容裝置例如是圖1所示的一指插型多重層電容結構(interdigitated multilayer capacitor structure)100，此指插型多重層電容結構100可應用互補式金氧半導體中，用於產生電容。圖2是依照本發明一實施例之一種電容裝置的立體透視示意圖。請參照圖1與圖2，此電容結構100位於一基底11上方。於此電容結構100具有數層導線層100a，至少包括由下而上互相堆疊的連續導線層102、104、106、108與110。導線層100a相互平行堆疊配置於基底11上方。其中，每一導線層具有數條導線，以導線層102為例，導線層102具有至少兩條相互平行的第一導線112a與112b以及兩條相互平行的第二導線114a與114b。

其中第一導線112a、112b與第二導線114a、114b互 相平行且交互配置於導線層102中。此外，第一導線112a、112b與第二導線114a、114b相互絕緣。相鄰的導線層100a上的第一導線112a、112b相互對齊配置，而相鄰導線層100a上的第二導線114a、114b相互對齊配置以分使導線層102、104、106、108與110上的第一導線112a、112b與第二導線114a、114b分別組成與基底11垂直的數個導線共平面116包括包含每一導線層100a的第一導線112a的第一導線共平面116a、包含每一導線層100a的第一導線112b的第一導線共平面116b、包含每一導線層100a的第二導線114a的第二導線共平面116c與包含第二導線114b的第二導線共平面116d。其中，每一導線共平面116至少包括每一導線層100a中的導線112a、112b、114a與114b其中之一。

此外，如同前述有關於第一導線112a、112b與第二導線114a與114b相互絕緣，第一導線共平面116a、116b與第二導線共平面116c、116d之間相互絕緣。此外，導線層100a之間配置一介電層118。

再者，本發明之電容裝置100還包括數個介層窗插塞150配置於導線層100a之間，並分別連接相鄰導線層100a上的導線。亦即是在導線層100a之間且分別配置於導線共平面116上的介層窗插塞150，用以連接相鄰之導線層100a上相互對齊的第一導線或是第二導線。請參照圖2，在相同的高度準位上，介層窗插塞150不會同時配置於相鄰的導線共平面116上，以直接相鄰的第一導線共平面116a 與第二導線共平面116c為例，於導線共平面116的一高度準位上，介層窗插塞150僅配置於相鄰的第一導線共平面116a與第二導線共平面116c其中之一上。

再者，圖3A與圖3B是依照本發明一實施例中介層窗插塞於平行於導線層的一平面上的投影分布示意圖。請參照圖2、圖3A與圖3B，於導線層100a之間的介層窗插塞150於平行於導線層100a的一平面170上產生複數個投影172。投影172於平面170上無重疊式的排列，例如是排列成一陣列(如圖3A所示)或是交錯排列(如圖3B所示)。也就是當介層窗插塞150在每一導線層之間的配置如圖2所示時，位於同一導線共平面上的介層窗插塞，在垂直於基底11上表面的方向上不互相對齊排列。因此介層窗150插塞於平面170上的投影例如是互不重疊的排列於平面170上，排列方式包括如圖3A所示的陣列排列或是如圖3B所示的交錯排列。如圖3A所示，位於第一導線共平面116a、116b上的介層窗插塞150於平面170上的投影分別標示為172a與172b。而第二導線共平面116c、116d上的介層窗插塞150於平面170上的投影分別標示為172c與172d。而投影172a、172b、172c與172d彼此分離不重疊的，以陣列的形式分布於平面170上。另一方面，如圖3B所示，位於第一導線共平面116a、116b上的介層窗插塞150於平面170上的投影分別標示為172a’與172b’。而第二導線共平面116c、116d上的介層窗插塞150於平面170上的投影分別標示為172c’與172d’。而投影172a’、172b’、 172c’與172d’彼此分離不重疊的，以相互交錯排列的形式分布於平面170上。

於一實施例中，連續相互堆疊三層的導線層，例如是導線層102、104與106，其之間的介層窗插塞150於平行於導線層100a的平面170上產生互不重疊之投影172。也就是說，位在同一導線共平面116上的相鄰三層導線層100a之間的介層窗插塞150是以相互錯開的方式配置而不是以相互垂直對齊的方式配置。因為同一導線共平面116上的每一層導線層100a之間的介層窗插塞150彼此交錯配置而非垂直對齊配置，因此可以解決為提高電容量而造成的時間相依介電崩潰(time dependent dielectric breakdown，TDDB)參數變差的問題。

又，值得注意的是，在相鄰兩層導線層100a之間，當介層窗插塞150配置於第一導線共平面116a與116b上時，第二導線共平面116c與116d上無配置介層窗插塞150。也就是在相同的高度準位上，介層窗插塞150並不會配置於相鄰的導線共平面上，亦即同時配置於第一導線共平面116a與116b與第二導線共平面上116c與116d上。因此，可減少在形成介層窗開口的微影製程中因為圖案疏密不同所造成的圖案轉移誤差，進而提高形成介層窗開口的精確度。

於一實施例中，如圖2，在連續堆疊五層的導線層110a中，當導線層110與導線層108以配置於第一導線共平面116a與116b上的介層窗插塞150相互連結時，則導線層 108與導線層106以配置於第二導線共平面116c與116d上的介層窗插塞150相互連結。此外，導線層106與該104導線層以配置於第一導線共平面116a與116b上的介層窗插塞150相互連結。又，導線層104與導線層102以配置於第二導線共平面116c與116d上的介層窗插塞150相互連結。也就是介層窗插塞是以規律性的交替配置(alternative arrangement)於兩相鄰的導線共平面上排列以連結導線層，以達成相鄰兩導線共平面上的介層窗插塞在同一高度準位上僅配置於兩相鄰導線共平面上其中之一的配置原則。於又一實施例中，請參照圖4，此電容裝置的連續相互堆疊的五層導線層102、104、106、108與110中，導線層104、106、108與110之間的介層窗插塞150的配置如前一實施例所述，而導線層104與導線層102之間是以配置於第一導線共平面116a與116b上的介層窗插塞150相互連結。也就是也就是介層窗插塞是以非規律性的交錯配置(staggered arrangement)於兩相鄰的導線共平面上排列以連結導線層，以達成相鄰兩導線共平面上的介層窗插塞在同一高度準位上僅配置於兩相鄰導線共平面上其中之一的配置原則。

圖5是依照本發明一實施例之一種電容裝置的立體透視示意圖。於又一實施例中，請參照圖5，介層窗插塞150還可以只完全配置第一導線共平面116a、116b上(如圖5所示)或是只完全配置於第二導線共平面116c、116d上。

另外，電容裝置100，如圖1所示，還具有第一導電 端200a與第二導電端200b，第一導電端200a電性連接每一導線層100a上的第一導線112a與112b，以使所有的第一導線112a與112b組成一第一電極，而第二導電端200b則電性連接每一導線層100a上的第二導線114a與114b，以使所有第二導線114a與114b組成一第二電極。而上述第一電極與第二電極中的第一導線112a、112b與第二導線114a、114b則以指插型相互錯置，而形成指插型多重層電容結構。

綜上所述，本發明中，由於相鄰兩導線層上的相對應的導線之間以交錯的方式配置介層窗插塞，因此可以解決在形成介層窗開口的微影製程過程中因為圖案疏密不同所造成的圖案轉移誤差，進而提高形成介層窗開口的精確度。另外，本發明中，由於介層窗插塞在各個導線共平面上分散配置，所以可以有效解決因為高電容量所造成時間相依介電崩潰參數變差的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧基底

100‧‧‧電容裝置

100a、102、104、106、108、110‧‧‧導電層

112a、112b‧‧‧第一導線

114a、114b‧‧‧第二導線

116‧‧‧導線共平面

116a、116b‧‧‧第一導線共平面

116c、116d‧‧‧第二導線共平面

118‧‧‧介電層

150‧‧‧介層窗插塞

170‧‧‧平面

172‧‧‧投影

200a‧‧‧第一導電端

200b‧‧‧第二導電端

圖1繪示為根據本發明一實施例的一種電容裝置的上視簡圖。

圖2是依照本發明一實施例之一種電容裝置的立體透 視示意圖。

圖3A是依照本發明一實施例中介層窗插塞於平行於導線層的一平面上的投影分布示意圖。

圖3B是依照本發明一實施例中介層窗插塞於平行於導線層的一平面上的投影分布示意圖。

圖4是依照本發明一實施例之一種電容裝置的立體透視示意圖。

圖5是依照本發明一實施例之一種電容裝置的立體透視示意圖。

11‧‧‧基底

100‧‧‧電容裝置

100a、102、104、106、108、110‧‧‧導電層

112a、112b‧‧‧第一導線

114a、114b‧‧‧第二導線

116‧‧‧導線共平面

116a、116b‧‧‧第一導線共平面

116c、116d‧‧‧第二導線共平面

118‧‧‧介電層

150‧‧‧介層窗插塞

170‧‧‧平面

Claims (15)

1. 一種電容結構位於一基底上，包括：複數層導線層相互平行堆疊配置於該基底上方，每一該導線層具有複數條導線包括至少兩條相互平行的第一導線以及兩條相互平行的第二導線，其中該些第一導線與該些第二導線互相平行且交互配置於該導線層中，每一該第一導線與每一該第二導線相互絕緣，相鄰該些導線層上的該些第一導線相互對齊配置，而相鄰該些導線層上的該些第二導線相互對齊配置以分使該些導線層上的該些第一導線與該些第二導線分別組成與該基底垂直的複數個導線共平面包括至少包含該些第一導線的兩第一導線共平面與包含該些第二導線的兩第二導線共平面，每一該些導線共平面至少包括每一該些導線層中的該些導線其中之一；複數個介層窗插塞配置於該些導線共平面上的該些導線層之間，以分別連接相鄰該些導線層上的該些導線，其中於該些導線共平面的一高度準位上，該些介層窗插塞僅配置於於相鄰的該些導線共平面其中之一上；一介電層分別位於該些導線層之間；一第一導電端，電性連接每一該些導線層上的該些第一導線；以及一第二導電端，電性連接每一該些導線層上的該些第二導線。
2. 如申請專利範圍第1項所述之電容結構，其中該些介層窗插塞於平行於該些導線層的一平面上產生互相不重 疊之複數個第一投影。
3. 如申請專利範圍第2項所述之電容結構，其中該些第一投影於該平面上交錯排列。
4. 如申請專利範圍第2項所述之電容結構，其中該些第一投影於該平面上排列成一陣列。
5. 如申請專利範圍第2項所述之電容結構，其中該些介層窗插塞僅分別配置於該些第一導線共平面上。
6. 如申請專利範圍第2項所述之電容結構，其中該些介層窗插塞僅分別配置於該些第二導線共平面上。
7. 如申請專利範圍第1項所述之電容結構，其中該些介層窗插塞僅分別配置於該些第一導線共平面上。
8. 如申請專利範圍第1項所述之電容結構，其中該些介層窗插塞僅分別配置於該些第二導線共平面上。
9. 如申請專利範圍第1項所述之電容結構，其中該些導線層包含至少連續堆疊的一第一導線層、一第二導線層、一第三導線層、一第四導線層與一第五導線層，當該些第一導線層與第二導線層分別以配置於該些第一導線共平面上的該些介層窗插塞相互連結時，該第二導線層與該第三導線層以配置於該些第二導線共平面上的該些介層窗插塞相互連結。
10. 如申請專利範圍第9項所述之電容結構，其中該第三導線層與該第四導線層以配置於該些第一導線共平面上的該些介層窗插塞相互連結。
11. 如申請專利範圍第10項所述之電容結構，其中 該第四導線層與該第五導線層以配置於該些第一導線共平面上的該些介層窗插塞相互連結。
12. 如申請專利範圍第10項所述之電容結構，其中該第四導線層與該第五導線層以配置於該些第二導線共平面上的該些介層窗插塞相互連結。
13. 如申請專利範圍第1項所述之電容結構，其中連續三層該些導線層之間的該些介層窗插塞於平行於該些導線層的該平面上產生互相不重疊之複數個第二投影。
14. 如申請專利範圍第13項所述之電容結構，其中該些第二投影於該平面上交錯排列。
15. 如申請專利範圍第13項所述之電容結構，其中該些第二投影於該平面上排列成一陣列。