KR102627620B1 - 캐패시터 및 이를 포함하는 회로기판 - Google Patents

캐패시터 및 이를 포함하는 회로기판 Download PDF

Info

Publication number
KR102627620B1
KR102627620B1 KR1020160062849A KR20160062849A KR102627620B1 KR 102627620 B1 KR102627620 B1 KR 102627620B1 KR 1020160062849 A KR1020160062849 A KR 1020160062849A KR 20160062849 A KR20160062849 A KR 20160062849A KR 102627620 B1 KR102627620 B1 KR 102627620B1
Authority
KR
South Korea
Prior art keywords
conductive pattern
inner layer
layer
vias
shape whose
Prior art date
Application number
KR1020160062849A
Other languages
English (en)
Other versions
KR20170131969A (ko
Inventor
이문희
정율교
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020160062849A priority Critical patent/KR102627620B1/ko
Priority to JP2017054481A priority patent/JP2017212431A/ja
Publication of KR20170131969A publication Critical patent/KR20170131969A/ko
Application granted granted Critical
Publication of KR102627620B1 publication Critical patent/KR102627620B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명의 실시예에 따른 회로기판, 유전체층, 상기 유전체층을 관통하는 제1 비아를 포함하는 제1 전극 및 상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아를 포함하는 제2 전극을 포함한다.

Description

캐패시터 및 이를 포함하는 회로기판{A CAPACITOR AND A CIRCUIT BOARD HAVING THE SAME}
본 발명은 캐패시터 및 이를 포함하는 회로기판에 관한 것이다.
캐패시터(capacitor)는 전기회로에서 전기를 저장하는 장치로 이격된 두 도체판 사이에 유전체가 형성되어 두 도체판과 유전체의 경계 부분에 전하가 저장될 수 있다.
캐패시터는 전자제품의 경박 단소화, 고효율화 요구에 따라 회로기판에 내장될 수 있다. 또한, 캐패시터는 회로기판에 내장되는 기타 전자소자와 전기적으로 연결될 수 있으며, 전기적 특성의 향상 및 회로의 밀집도를 고려하여 다양한 방식으로 인쇄회로기판에 내장되도록 설계되고 있다.
한국공개특허 제2012-0050289호 (발명의 명칭: 캐패시터 내장형 인쇄회로기판)
본 발명의 일 실시예에 따르면, 회로기판의 박형화를 구현하기 위해 유전체층을 관통하는 비아가 상호 대향되게 배치되어 상호 다른 극성을 갖는 전극을 형성함으로써 캐패시터가 내장된 회로기판을 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 회로기판을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 회로기판 일부의 분해사시도이다.
도 4는 본 발명의 제1 실시예에 따른 회로기판의 일부를 나타낸 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 6은 본 발명의 제3 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 7A 내지 도 7D는 본 발명의 제4 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 8은 본 발명의 제5 실시예에 따른 회로기판의 일부를 나타낸 도면이다.
도 9는 본 발명의 기타 실시예에 따른 회로기판의 평면도이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접합 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접합되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접합되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 본 발명에 따른 캐패시터 및 이를 포함하는 회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시예에 따른 회로기판은 전자소자 등이 장착될 수 있는 메인 보드(main board), 패키지 기판(package substrate), 패키지(package)를 포함하는 개념이다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 회로기판(1000)을 개략적으로 나타낸 사시도이다. 도 2는 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부를 나타낸 도면이다. 도 3은 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부의 분해사시도이다. 도 4는 본 발명의 제1 실시예에 따른 회로기판(1000)의 일부를 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)은 단층의 캐패시터(100)를 포함하고, 캐패시터(100)는 유전체층(L), 제1 전극(111), 제2 전극(121)을 포함한다.
제1 전극(111)은 유전체층(L)을 관통하는 제1 비아(11)를 포함할 수 있으며, 제1 비아(11)와 전기적으로 연결되는 제1 도전성 패턴(21)을 더 포함할 수 있다.
제1 도전성 패턴(21)은 제1 비아(11) 상에 형성될 수 있다(도 3 참조).
제2 전극(121)은 유전체층(L)을 관통하고, 제1 비아(11)와 대향하는 제2 비아(12)를 포함할 수 있으며, 제2 비아(12)와 전기적으로 연결되는 제2 도전성 패턴(22)을 더 포함할 수 있다.
제2 도전성 패턴(22)은 제2 비아(12) 상에 형성될 수 있다(도 3 참조).
한편, 제1 비아(11) 또는 제2 비아(12)는 복수로 형성될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)에 있어서, 캐패시터(100)는 제1 비아(11) 및 제2 비아(12)의 일부가 내부전극으로 형성되고, 그 외 제1 비아(11), 제2 비아(12), 제1 도전성 패턴(21) 및 제2 도전성 패턴(22)은 외부전극으로 형성될 수 있다.
제1 전극(111)과 제2 전극(121)은 상호 상이한 극성의 전원이 인가되며, 예를 들면, 제1 전극(111)은 양극으로, 제2 전극(121)은 음극의 전원이 인가될 수 있다.
제1 비아(11) 및 제2 비아(12)에 상호 각각 다른 극성의 전원이 인가되면, 제1 비아(11) 및 제2 비아(12)와 유전층(L)의 경계면에는 상호 극성이 다른 전하가 축적될 수 있다.
유전층(L)에 축적되는 전하의 양(정전용량, 단위: 패럿, F)은 비아(11,12)의 적층 면적(T1)이 클수록, 제1 비아(11)와 제2 비아(12)의 상호 간격(W1)이 좁을수록 증가한다.
캐패시터(100)의 정전용량을 제어하기 위해 제1 비아(11)와 제2 비아(12)의 간격(W1), 제1 비아(11) 및 제2 비아(12)의 두께(T1)는 달리 형성될 수 있다.
마찬가지로, 제1 도전성 패턴(21)과 제2 도전성 패턴(22)의 간격(W2)과 두께(T2)는 달리 형성될 수 있으며, 비아(11,12) 간 간격(W1)과 두께(T1)와 동일하게 형성될 수도 있다.
더 나아가, 유전층(L)은 비유전율이 큰 물질일수록 캐패시터(100)의 정전용량이 증가될 수 있으며, 필요에 따라 세라믹, 탄탈리움, 실리콘필름 등 유전 성질을 띄는 물질이면 제한하지 않고 이용될 수 있다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 회로기판(1000)은 최외층에 캐패시터(100)가 형성될 수 있다.
회로기판(1000)이 전자소자 등을 실장하기 위한 패키기 기판인 경우, 캐패시터(100)를 실장하기 위해 솔더, 와이어와 같은 기존 방식을 이용하지 않고 회로기판(1000)에 형성될 수 있다.
또한, 캐패시터(100) 상에 전자소자 배치되어 캐패서터(100)와 전자소자의 연결거리를 최소화할 수 있다.
제2 실시예
도 5는 본 발명의 제2 실시예에 따른 회로기판(2000)의 일부를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 회로기판(2000)은 캐패시터(100)가 내층에 형성될 수 있다.
캐패시터(100)는 회로기판(2000)의 내층에 형성될 수 있으며, 캐패시터(100)를 중심으로 하부와 상부에 각각 절연층(I1,I2,I3) 절연층(I4, I5)가 형성될 수 있다.
캐패시터(100)의 상부 또는 하부에 형성되는 절연층의 수는 필요에 따라 달리 형성될 수 있다.
능동소자가 회로기판(2000)에 내장되는 경우 능동소자와의 신호 전달 거리를 최소화하기 캐패시터(100)는 회로기판의 내층에 형성될 수 있다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따른 회로기판(3000)의 일부를 나타낸 도면이다.
도 6을 참조하면, 제3 실시예에 따른 회로기판(3000)에서 제1 비아(11)와 제2 제2 비아(12)는 모두 내부전극을 형성하는 것을 확인할 수 있다.
도 3을 참조하여 비교하면, 제3 실시예에 따른 회로기판(3000)은 제1 실시예에 따른 회로기판(1000)보다 내부전극의 면적이 보다 넓게 형성될 수 있다.
결과적으로, 캐패시터(100)에 형성되는 제1 도전성 패턴(21) 및 제2 도전성 패턴(22)의 패턴 형성 방법에 따라 캐패시터의 정전용량의 크기는 달리 형성될 수 있다.
제4 실시예
도 7A 내지 도 7D는 본 발명의 제4 실시예에 따른 회로기판(4000)의 일부를 나타낸 도면이다.
도 7A 내지 도 7D를 참조하면, 제4 실시예에 따른 회로기판(4000)은 3층으로 형성된 캐패시터(100)를 포함한다.
제4 실시예에 따른 회로기판(4000)에 있어서, 캐패시터(100)는 유전체층(L), 제3 전극(131), 및 제4 전극(141)을 포함한다.
유전체층(L)은 내층(LI), 제1 외층(LO1) 및 제2 외층(LO2)의 복수의 층으로 형성될 수 있다.
도 7A에 도시된 바와 같이 유전층이 3개층으로 형성되는 경우, 적층 순서 대로 제1 외층(LO1), 내층(LI), 제2 외층(LO2)을 형성할 수 있다.
제3 전극(131)은 내층(LI) 및 제2 외층(LO2)을 관통하여 형성되는 제3 비아(13)를 포함한다.
제4 전극(141)은 내층(LI) 및 제1 외층(LO1)을 관통하여 형성되고 제3 비아(13)와 대향하여 형성되는 제4 비아(14)를 포함한다.
제3 전극(131)과 제4 전극(141)은 상호 상이한 극성의 전원이 연결되어 제3 비아(13)와 제4 비아(14)에 전위차를 형성할 수 있다. 예를 들면, 제3 전극(131)은 양극, 제4 전극(141)에는 음극이 형성되어 전위차를 형성할 수 있다.
제3 전극(131)은 제3 비아(13)와 전기적으로 연결되는 제3 도전성 패턴(23)을 더 포함할 수 있다.
제4 전극(141) 제4 비아(14)와 전기적으로 연결되는 제4 도전성 패턴(24)을 더 포함할 수 있다.
제3 비아(13) 또는 제4 비아(14)는 스택비아 일 수 있으며, 고용량의 정전용량을 위해 제3 비아(13)와 제4 비아(14)의 상호 간격을 최소화할 수 있다.
또한, 제3 도전성 패턴(23)과 제4 도전성 패턴(24)의 두께를 달리하여 정전용량 값을 제어할 수 있다.
제5 실시예
도 8은 본 발명의 제5 실시예에 따른 회로기판(5000)의 일부를 나타낸 도면이다.
도 8을 참조하면, 내층은 복수로 형성될 수 있다.
제5 실시예에 따른 회로기판(5000)에서 내층이 8개층으로 형성되는 경우, 층 순서 대로 제1 외층(LO1), 내층(LI1~LI8), 제2 외층(LO2)을 형성할 수 있다.
본 발명의 제5 실시예에 따른 회로기판(5000)은 필요에 따라 도시된 유전체 층 외에 캐패시터의 상부 또는 하부에 절연층을 더 포함할 수 있다.
제 5 실시예에 따르면, 제3 전극(131)은 내층(LI1~LI8) 및 상기 제2 외층(LO2)을 관통하여 형성되는 제3 비아(13)를 포함한다.
제 5 실시예에 따르면, 제4 전극(141)은 내층(LI1~LI8) 및 상기 제1 외층(LO1)을 관통하여 형성되고 제3 비아(13)와 대향하여 형성되는 제4 비아(14)를 포함한다.
제5 실시예에 따른 회로기판(5000)에 있어서, 정전용량은 내층에 형성된 제3 비아(13)와 제4 비아(14)간 간격에 따라 달라질 수 있다.
기타 실시예
도 9는 본 발명의 기타 실시예에 따른 복수의 층으로 형성된 회로기판의 평면도이다.
도 9를 참조하면, 캐패시터의 형상이 직육면체 이외의 형상으로 다양하게 형성될 수 있음을 확인할 수 있다.
도 9를 참조하면, 기타 실시예에 따른 인쇄회로기판은 적층된 유전층 상에 비아 공정을 수행한 후 다양한 형상으로 라우팅하여 캐패시터 단위로 분리될 수 있다. 분리된 캐패시터는 패키지 기판 등 그 외 기판 등에 장착될 수도 있다.
상술한 바와 같이 본 발명의 실시예에 따른 회로기판 및 캐패시터는 비아 가공을 통해 캐패시터의 전극을 형성할 수 있으며, 비아의 간격, 두께, 적층 수에 따라 정전 용량값을 변화시킬 수 있다.
여기서, 비아는 스택비아, 스루비아 등 종류를 제한하지 않는다.
더 나아가, 전도성 패턴에 형성되는 도금 두께, 형상 등을 달리 형성하여 정전 용량값을 변화시킬 수 있다.
또한, 인쇄회로기판의 비아, 전도성 패턴에 의해 캐패시터를 형성함으로써, 캐패시터 배치를 위한 솔더, 와이어 등의 전기적 연결 공정을 수행하지 않을 수 있으며, 회로기판과 캐패시터, 그 외 전자소자 와의 전기적 연결 신뢰성을 보다 높일 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 캐패시터
11: 제1 비아
12: 제2 비아
13: 제3 비아
14: 제4 비아
21: 제1 도전성 패턴
22: 제2 도전성 패턴
23: 제3 도전성 패턴
24: 제4 도전성 패턴

Claims (22)

  1. 일면 및 상기 일면에 대향하는 타면을 가지는 유전체층;
    상기 유전체층을 관통하는 제1 비아 및 상기 유전체층의 일면에 배치되어 상기 제1 비아와 접속된 제1 도전성 패턴을 포함하는 제1 전극; 및
    상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아 및 상기 유전체층의 일면에 배치되어 상기 제2 비아와 접속된 제2 도전성 패턴을 포함하는 제2 전극; 을 포함하되,
    상기 제1 전극 및 상기 제2 전극은 상호 상이한 극성이며,
    상기 제1 및 제2 도전성 패턴은 상기 유전체층의 타면에는 배치되지 않으며,
    상기 제1 및 제2 도전성 패턴은 상기 유전체층의 일면에서, 서로 대향하는 영역에 배치되며 서로를 향해 연장된 돌출부를 각각 포함하고, 상기 제1 도전성 패턴의 돌출부와 상기 제2 도전성 패턴의 돌출부는 교대로 배치되고,
    상기 제1 및 제2 비아는 각각 상기 제1 및 제2 도전성 패턴 방향으로 폭이 변하는 형상인, 회로기판.
  2. 제1항에 있어서,
    상기 제1 비아 또는 제2 비아는 복수로 형성되는, 회로기판.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1 도전성 패턴의 돌출부는 상기 제1 비아 상에 형성되는, 회로기판.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 비아 전극은 각각 상기 제1 및 제2 도전성 패턴 방향으로 폭이 증가하는 형상인, 회로기판.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 도전성 패턴의 돌출부는 상기 제2 비아 상에 형성되는, 회로기판.
  7. 제1항 또는 제2항에 있어서,
    복수의 절연층;을 더 포함하고,
    상기 유전체층은 상기 복수의 절연층 상에 형성되는, 회로기판.
  8. 제1항 또는 제2항에 있어서,
    복수의 절연층;을 더 포함하고,
    상기 유전체층은 상기 복수의 절연층의 내층에 형성되는, 회로기판.
  9. 내층, 제1 외층 및 제2 외층으로 형성되며, 일면 및 상기 일면에 대향하는 타면을 가지는 유전체층;
    상기 내층 및 상기 제1 외층을 관통하여 형성되는 제3 비아 및 상기 유전체층의 일면에 배치되어 상기 제3 비아와 접속된 제3 도전성 패턴을 포함하는 제3 전극;
    상기 내층 및 상기 제2 외층을 관통하여 형성되고 상기 제3 비아와 대향하여 형성되는 제4 비아 및 상기 유전체층의 타면에 배치되어 상기 제4 비아와 접속된 제4 도전성 패턴을 포함하는 제4 전극;을 포함하며,
    상기 제3 비아는 스택비아이며, 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 변하는 형상이며,
    상기 제4 비아는 스택비아이며, 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 변하는 형상인, 회로기판.
  10. 제9항에 있어서,
    상기 내층은 복수로 형성되는, 회로기판.
  11. 제9항 또는 제10항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상인, 회로기판.
  12. 제9항 또는 제10항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상인, 회로기판.
  13. 제9항 또는 제10항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상인, 회로기판.
  14. 일면 및 상기 일면에 대향하는 타면을 가지는 유전체층;
    상기 유전체층을 관통하는 제1 비아 및 상기 유전체층의 일면에 배치되어 상기 제1 비아와 접속된 제1 도전성 패턴을 포함하는 제1 전극; 및
    상기 유전체층을 관통하고, 상기 제1 비아와 대향하는 제2 비아 및 상기 유전체층의 일면에 배치되어 상기 제2 비아와 접속된 제2 도전성 패턴 포함하는 제2 전극;을 포함하며,
    상기 제1 및 제2 도전성 패턴은 상기 유전체층의 타면에는 배치되지 않으며,
    상기 제1 및 제2 도전성 패턴은 상기 유전체층의 일면에서 서로 대향하는 영역에 배치되며, 서로를 향해 연장된 돌출부를 각각 포함하고,
    상기 제1 도전성 패턴의 돌출부와 상기 제2 도전성 패턴의 돌출부는 교대로 배치되고,
    상기 제1 및 제2 비아는 각각 상기 제1 및 제2 도전성 패턴 방향으로 폭이 변하는 형상인, 캐패시터.
  15. 제14항에 있어서,
    상기 제1 비아 또는 제2 비아는 복수로 형성되는, 캐패시터.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 도전성 패턴의 돌출부는 상기 제1 비아 상에 형성되는, 캐패시터.
  17. 제14항 또는 제15항에 있어서,
    상기 제2 도전성 패턴의 돌출부는 상기 제2 비아 상에 형성되는, 캐패시터.
  18. 내층, 제1 외층 및 제2 외층으로 형성되며, 일면 및 상기 일면에 대향하는 타면을 가지는 유전체층;
    상기 내층 및 상기 제1 외층을 관통하여 형성되는 제3 비아 및 상기 유전체층의 일면에 배치되어 상기 제3 비아와 접속된 제3 도전성 패턴을 포함하는 제3 전극;
    상기 내층 및 상기 제2 외층을 관통하여 형성되고 상기 제3 비아와 대향하여 형성되는 제4 비아 및 상기 유전체층의 타면에 배치되어 상기 제4 비아와 접속된 제4 도전성 패턴을 포함하는 제4 전극;을 포함하며,
    상기 제3 비아는 스택비아이며, 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 변하는 형상이며,
    상기 제4 비아는 스택비아이며, 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 변하는 형상인, 캐패시터.
  19. 제18항에 있어서,
    상기 내층은 복수로 형성되는, 캐패시터.
  20. 제18항 또는 제19항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상인, 캐패시터.
  21. 제18항 또는 제19항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상인 캐패시터.
  22. 제18항 또는 제19항에 있어서,
    상기 제3 비아 중 상기 내층 및 상기 제1 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제3 도전성 패턴 방향으로 갈수록 폭이 증가하는 형상이고,
    상기 제4 비아 중 상기 내층 및 상기 제2 외층에 형성된 각각의 비아는, 상기 내층에서 상기 제4 도전성 패턴 방향으로 갈수록 폭이 감소하는 형상인, 캐패시터.
KR1020160062849A 2016-05-23 2016-05-23 캐패시터 및 이를 포함하는 회로기판 KR102627620B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160062849A KR102627620B1 (ko) 2016-05-23 2016-05-23 캐패시터 및 이를 포함하는 회로기판
JP2017054481A JP2017212431A (ja) 2016-05-23 2017-03-21 キャパシタ及びこれを含む回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160062849A KR102627620B1 (ko) 2016-05-23 2016-05-23 캐패시터 및 이를 포함하는 회로기판

Publications (2)

Publication Number Publication Date
KR20170131969A KR20170131969A (ko) 2017-12-01
KR102627620B1 true KR102627620B1 (ko) 2024-01-22

Family

ID=60474965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160062849A KR102627620B1 (ko) 2016-05-23 2016-05-23 캐패시터 및 이를 포함하는 회로기판

Country Status (2)

Country Link
JP (1) JP2017212431A (ko)
KR (1) KR102627620B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093661A (ja) * 2003-09-17 2005-04-07 Toppan Printing Co Ltd コンデンサ及びその製造方法ならびにコンデンサを内蔵したインターポーザーもしくはプリント配線板
JP2011023439A (ja) * 2009-07-14 2011-02-03 Shinko Electric Ind Co Ltd キャパシタ及びその製造方法
JP2011146444A (ja) * 2010-01-12 2011-07-28 Ngk Spark Plug Co Ltd 基板内蔵用部品及びその製造方法並びに配線基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3363651B2 (ja) * 1994-04-21 2003-01-08 キヤノン株式会社 プリント配線板およびその設計方法
JPH0878270A (ja) * 1994-08-31 1996-03-22 Kyocera Corp 積層コンデンサ基板
JP2001217519A (ja) * 2000-02-03 2001-08-10 Ibiden Co Ltd 配線板のキャパシタ構造及びキャパシタシート
JP4357577B2 (ja) * 2007-06-14 2009-11-04 太陽誘電株式会社 コンデンサ及びその製造方法
KR20120050289A (ko) 2010-11-10 2012-05-18 삼성전기주식회사 캐패시터 내장형 인쇄회로기판
CN105191514B (zh) * 2013-03-27 2018-01-23 京瓷株式会社 布线基板以及使用该布线基板的安装结构体
JP6343529B2 (ja) * 2014-09-11 2018-06-13 太陽誘電株式会社 電子部品、回路モジュール及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093661A (ja) * 2003-09-17 2005-04-07 Toppan Printing Co Ltd コンデンサ及びその製造方法ならびにコンデンサを内蔵したインターポーザーもしくはプリント配線板
JP2011023439A (ja) * 2009-07-14 2011-02-03 Shinko Electric Ind Co Ltd キャパシタ及びその製造方法
JP2011146444A (ja) * 2010-01-12 2011-07-28 Ngk Spark Plug Co Ltd 基板内蔵用部品及びその製造方法並びに配線基板

Also Published As

Publication number Publication date
JP2017212431A (ja) 2017-11-30
KR20170131969A (ko) 2017-12-01

Similar Documents

Publication Publication Date Title
WO2011074283A1 (ja) キャパシタ内蔵配線基板及び部品内蔵配線基板
US8526162B2 (en) Feedthrough multilayer capacitor
KR101696287B1 (ko) 적층 콘덴서, 이것을 포함하는 적층 콘덴서 시리즈 및 적층 콘덴서 실장체
KR101963283B1 (ko) 커패시터 부품
US10622146B2 (en) Multilayer capacitor and electronic component device
KR101124109B1 (ko) 적층형 세라믹 캐패시터
KR101504002B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
US20180144870A1 (en) Multi-layered ceramic capacitors
CN100570773C (zh) 层叠电容器
KR20060050371A (ko) 전자 회로 장치
US9343235B2 (en) Multilayer ceramic capacitor and assembly board having the same
JP6273672B2 (ja) 積層貫通コンデンサ
JP5817954B1 (ja) 部品内蔵基板
JP6136507B2 (ja) 積層コンデンサアレイ
JP5441660B2 (ja) キャパシタの製造方法及びキャパシタ内蔵配線基板
KR102627620B1 (ko) 캐패시터 및 이를 포함하는 회로기판
KR102595463B1 (ko) 전자 부품
KR101292775B1 (ko) 대용량 패키지형 적층 박막 커패시터
JP2013073951A (ja) 貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造
KR102391585B1 (ko) 커패시터 부품
JP7003496B2 (ja) 電子部品装置
CN111149177B (zh) 电感器及其制造方法
KR20120019419A (ko) 적층형 세라믹 캐패시터
JP6930114B2 (ja) 電子部品装置
KR101096041B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant