KR20060050371A - 전자 회로 장치 - Google Patents

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KR20060050371A
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circuit board
substrate
flexible
board
spacer
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KR1020050073240A
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요시떼루 가와까미
야스하루 나까무라
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소니 가부시끼 가이샤
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Abstract

전자 회로 장치는 전자 부품을 실장하기 위한 적어도 2개의 회로 기판 및 상기 회로 기판 사이에 배치되어 외부 전기적 접속을 위한 플렉서블 기판을 포함한다. 플렉서블 기판은 적어도 다른 쪽의 회로 기판에 대향하는 한 쪽의 회로 기판의 면에 전기적으로 접속된다.
플렉서블 기판, 회로 기판, 전자 부품, 커패시터, 전자 회로 장치, 전기 절연체

Description

전자 회로 장치{ELECTRONIC CIRCUIT DEVICE}
도 1은 종래의 플렉서블 케이블이 접속되는 리지트 기판의 구성예를 도시하는 도면.
도 2a 및 2b는 종래의 리지트/플렉서블 기판 및 다층 플렉서블 기판의 구성예를 도시하는 도면.
도 3은 종래의 리지트 기판 및 이 기판에 접속되는 플렉서블 케이블의 다른 구성예를 도시하는 도면.
도 4는 본 발명의 전자 회로 기판의 구성예를 도시하는 측단면도.
도 5a 내지 5c는 회로 기판에의 플렉서블 기판의 접속 방법을 설명하는 도면.
도 6은 본 발명의 전자 회로 기판의 다른 구성예를 도시하는 측단면도.
도 7은 도 6의 전자 회로 장치의 다른 구성예를 도시하는 측단면도.
도 8a 내지 8c는 회로 기판에의 스페이서 기판의 접속 방법을 설명하는 도면.
도 9는 도 6의 전자 회로 장치의 회로 기판의 수평 방향의 단면도.
도 10은 본 발명의 전자 회로 기판의 또 다른 구성예를 도시하는 측단면도.
도 11은 본 발명의 전자 회로 기판의 실장 처리 장치의 구성예를 도시하는 블록도.
도 12는 본 발명의 전자 회로 기판의 실장 처리를 설명하는 플로우차트.
도 13a 내지 13c는 본 발명의 전자 회로 장치의 실장 공정을 설명하는 도면.
도 14a 및 14b는 본 발명의 전자 회로 장치의 실장 공정을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
51 : 전자 회로 장치
61, 62 : 회로 기판
63-1, 63-2 : 플렉서블 기판
101 : 전자 회로 장치
111-1 내지 111-4 : 플렉서블 기판
113-1, 113-2 : 스페이서 기판
121 : 칩형 전자 부품
123 : 절연성 수지
201 : 전자 회로 장치
211-1, 211-2 : 스페이서 기판
223-1, 223-2 : 플렉서블 기판
[특허 문헌1] 일본 특표평7-107954호 공보
본 발명은, 전자 회로 장치에 관한 것으로, 특히 전자 부품을 고밀도로 실장할 수 있도록 한 전자 회로 장치에 관한 것이다.
휴대 단말기나 정보 가전 분야에서는, 특허 문헌1에 기재한 바와 같이, 고밀도, 고집적화가 가능한 다층 기판으로 구성되는 전자 회로 장치가 이용되고 있다. 최근, 이러한 전자 장치에 대한 소형 경량화나 고기능화에 대한 요구가 점점 더 강해지고 있다.
이들 요구에 대응하여, 전술한 다층 기판끼리 접속하기 위해, 절곡(bended)이 가능한, 유연성이 있는 플렉서블(flexible) 케이블 및 플렉서블 기판이 많이 이용되고 있다.
도 1은, 리지트(rigid) 기판 및 플렉서블 케이블이 커넥터에 의해 리지트 기판에 접속되어 있는 예의 상면도(상부) 및 측단면도(하부)를 도시한다.
도 1에서, 리지트 기판(1)은, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판에 동박(copper foil)의 전기 회로가 형성된 기판이 3층으로 적층되어 구성되어 있다. 플렉서블 케이블(2)은, 폴리이미드를 사용한 폴리이미드 필름 등이 절연판 대신에 이용되어 구성되어 있다. 플렉서블 케이블(2)은, 리지트 기판(1)과, 외부의 인터페이스나 다른 기판(도시되지 않음)을 접속하기 위해 이용되고 있다.
이 리지트 기판(1)에서는, 플렉서블 케이블(2)은, 리지트 기판(1)의 최상면(1a)의 우단의 영역(1b)에 커넥터(3)에 의해 접속되어 있다. 즉, 리지트 기판(1)의 최상면(1a)에서는, 플렉서블 케이블(2)을 리지트 기판(1)에 접속하기 위한 커넥 터(3)를 배치하는 영역(1b)이 할당될 필요가 있다. 따라서, 그 영역(1b)에는, 반도체 칩 또는 저항 등의 다른 전자 부품을 실장할 수 없다. 따라서, 리지트 기판(1)에서는, 전자 회로 장치의 고밀도화가 저지되는 문제가 있었다. 따라서, 커넥터(3)의 필요성을 없애기 위해 도 2a 및 도 2b에 도시되는 리지트/플렉서블 기판이나 다층 플렉서블 기판이 이용되고 있다.
도 2a는 리지트/플렉서블 기판의 예로서의 상면도(상부) 및 측단면도(하부)를 도시한다. 도 2b는 다층 플렉서블 기판의 예로서의 상면도(상부) 및 측단면도(하부)를 도시한다.
도 2a에서, 리지트/플렉서블 기판(11)은 그 사이에 배치된 플렉서블 기판(22)으로 적층된 2층의 리지트 기판(21-1 및 21-2)을 포함한다. 플렉서블 기판(22)은 리지트 기판(21-1 및 21-2)보다도, 다른 기판에의 케이블부(접속부)(22a)만큼 길다. 플렉서블 케이블(2)과는 달리, 리지트/플렉서블 기판(11)에서는 커넥터가 필요하게 되지 않으므로, 리지트 기판(21-1)의 최상면(21a)의 전면에 전자 부품을 실장할 수 있다.
도 2b에서, 다층 플렉서블 기판(12)은, 그 사이에 배치된 다른 플렉서블 기판2(32)으로 적층된 2층의 플렉서블 기판(31-1 및 31-2)을 포함한다. 플렉서블 기판(32)은 플렉서블 기판(31-1 및 31-2)보다도, 다른 기판에의 케이블부(접속부)(32a)만큼 길다. 즉, 다층 플렉서블 기판(12)은, 리지트 플렉서블 기판(11)의 리지트 기판(21-1 및 21-2)이, 플렉서블 기판(31-1 및 31-2)에 교대한 점만, 리지트 플렉서블 기판(11)과 상이하다. 따라서, 플렉서블 케이블(2)과는 달리, 다층 플렉 서블 기판(12)에서도, 커넥터가 필요하게 되지 않으므로, 플렉서블 기판(31-1)의 최상면(31a)의 전면에 전자 부품을 실장할 수 있다.
또한, 커넥터의 이용을 방지하는 다른 접근법이 있다. 도 3은 리지트 기판의 일례로서 상면도(상부) 및 측단면도(하부)를 도시한다.
도 3의 예에서는, 3층의 리지트 기판(41)의 최상면(41a)의 우단의 영역(41b)에, 땜납이나 이방성(anisotropic) 도전 필름 등으로, 플렉서블 케이블(42)의 일부분이, 직접 압착 접속되어 있다. 이와 같이, 커넥터의 이용을 방지하기 위한 접근법의 일례로서, 리지트 기판(41)에, 플렉서블 케이블(42)을 직접 접합하는 방법도 채용되고 있다.
그러나, 전술한 바와 같은 플렉서블 케이블이나 플렉서블 기판의 재료로 되는 폴리이미드는, 글래스 에폭시 등으로 구성되는 리지트 기판보다도, 코스트가 높다.
따라서, 전자 회로 장치의 고밀도화 및 커넥터리스화(no connector)를 위해, 도 2a의 리지트/플렉서블 기판(11)을 채용하면, 리지트 기판(21-1 및 21-2)에 케이블부(22a)를 더한 사이즈의 플렉서블 기판(22)이 이용된다. 또한, 도 2b의 다층 플렉서블 기판(12)을 이용한 경우에는, 플렉서블 기판(32)외에 추가로, 플렉서블 기판(31-1 및 31-2)까지 필요하게 되어 버린다. 따라서, 고밀도화하기 위해, 리지트/플렉서블 기판(11)이나 다층 플렉서블 기판(12)을 채용하면, 코스트가 비싸게 되어 버리는 과제가 있었다.
또한, 도 3에 도시한 바와 같이, 플렉서블 케이블(42)을 리지트 기판(41)에 직접 접합한 것이라고 해도, 리지트 기판(41)의 상면(41a)에서는, 도 1의 커넥터(3)에 의한 접속에 필요한 영역(1b)보다 적은 영역은 취하지 않아도, 플렉서블 케이블(42)의 일부분을 접속하는 영역(41b)이 필요해져, 그 영역에의 전자 부품의 실장을 할 수 없게 되는 과제가 있었다.
본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 코스트를 증대시키지 않고, 전자 부품을 고밀도로 실장할 수 있도록 하는 것이다.
본 발명의 전자 회로 장치는, 적어도 2개의 회로 기판 및 한 쪽의 회로 기판과 다른 쪽의 회로 기판의 사이에, 외부의 기판과 전기적으로 접속하기 위한 플렉서블 기판을 구비한다. 플렉서블 기판은, 적어도 한 쪽의 회로 기판의, 다른 쪽의 회로 기판에 대향하는 면에 전기적으로 접속되는 것을 특징으로 한다.
플렉서블 기판은, 땜납, 금속 페이스트 또는 이방성 도전 접착제로서, 한 쪽의 회로 기판의 면의 소정의 영역에, 전기적 및 물리적으로 접속되도록 할 수 있다.
한 쪽의 회로 기판과 다른 쪽의 회로 기판의 사이에는, 한 쪽의 회로 기판 및 다른 쪽의 회로 기판을 서로 접속하는 스페이서 기판을 더 구비하도록 할 수 있다.
스페이서 기판은, 땜납, 금속 페이스트 또는 이방성 도전 접착제로서 한 쪽의 회로 기판 및 다른 쪽의 회로 기판에, 전기적 및 물리적으로 접속되도록 할 수 있다.
스페이서 기판은, 플렉서블 기판을 포함하도록 구성되고, 플렉서블 기판은, 스페이서 기판을 개재하여, 회로 기판에, 전기적으로 접속되도록 할 수 있다.
본 발명에 따르면, 코스트를 증대시키지 않고, 전자 부품을 고밀도로 실장할 수 있다.
<실시예>
이하에 본 발명의 실시예를 설명하기 전에, 청구항에 기재된 구성 요건과, 발명의 실시예에서의 구체예와의 대응 관계를 예시하면, 다음과 같이 된다. 이 기재는, 청구항에 기재되어 있는 발명을 서포트하는 구체예가, 발명의 실시예에 기재되어 있는 것을 확인하기 위한 것이다. 따라서, 발명의 실시예 중에는 기재되어 있지만, 구성 요건에 대응하는 것으로서, 여기에는 기재되어 있지 않은 구체예가 있었다고 해도, 그것은, 그 구체예가, 그 구성 요건에 대응하는 것이 아닌 것을 의미하는 것이 아니다. 반대로, 구체예가 구성 요건에 대응하는 것으로서 여기에 기재되어 있었다고 해도, 그것은, 그 구체예가, 그 구성 요건 이외의 구성 요건에는 대응하지 않는 것인 것을 의미하는 것도 아니다.
또한, 이 기재는, 발명의 실시예에 기재되어 있는 구체예에 대응하는 발명이, 청구항에 모두 기재되어 있는 것을 의미하는 것은 아니다. 바꾸어 말하면, 이 기재는, 발명의 실시예에 기재되어 있는 구체예에 대응하는 발명으로서, 이 출원의 청구항에는 기재되어 있지 않은 발명의 존재, 즉 장래, 분할 출원되거나, 보정에 의해 추가되는 발명의 존재를 부정하는 것은 아니다.
본 발명의 실시예에 따른 전자 회로 장치(예를 들면, 도 4의 전자 회로 장치51)는, 적어도 2개의 회로 기판(예를 들면, 도 4의 회로 기판(62) 및 회로 기판(61))의 사이에, 외부의 기판과 전기적으로 접속하기 위한 플렉서블 기판(예를 들면, 도 4의 플렉서블 기판(63)-1)을 구비하고, 플렉서블 기판은, 적어도 한 쪽의 회로 기판의, 다른 쪽의 회로 기판에 대향하는 면(예를 들면, 도 4의 회로 기판(62)의 최상면(62a))에 전기적으로 접속된다.
본 발명의 다른 실시예에 따른 전자 회로 장치는, 플렉서블 기판은, 땜납(예를 들면, 도 5a의 땜납(73)), 금속 페이스트(예를 들면, 도 5b의 금속 페이스트(81)) 또는 이방성 도전 접착제(예를 들면, 도 5c의 바인더(91) 및 도전 입자(92)로 이루어지는 이방성 도전 필름)로서, 한 쪽의 회로 기판의 면의 소정의 영역(예를 들면, 도 4의 영역(62L))에, 전기적 및 물리적으로 접속된다.
본 발명의 다른 실시예에 따른 전자 회로 장치(예를 들면, 도 6의 전자 회로 장치(101))는, 회로 기판 사이에 배치된 스페이서 기판(예를 들면, 도 6의 스페이서 기판(113)-1)을 더 구비한다. 이 스페이서 기판은 회로 기판을 서로 접속한다.
본 발명의 다른 실시예에 따른 전자 회로 장치에서, 스페이서 기판은, 땜납(예를 들면, 도 8a의 땜납(134-1)), 금속 페이스트(예를 들면, 도 8b의 금속 페이스트(141-1)) 또는 이방성 도전 접착제(예를 들면, 도 8c의 바인더(151-1) 및 도전 입자(152-1)로 이루어지는 이방성 도전 필름)로서 한 쪽의 회로 기판 및 다른 쪽의 회로 기판에, 전기적 및 물리적으로 접속된다.
본 발명의 다른 실시예에 따른 전자 회로 장치(예를 들면, 도 10의 전자 회 로 장치(201))는, 스페이서 기판(예를 들면, 도 10의 스페이서 기판(211-1))은, 플렉서블 기판(예를 들면, 도 10의 플렉서블 기판(223-1)을 포함하도록 구성되고, 플렉서블 기판은, 스페이서 기판을 개재하여, 한 쪽의 회로 기판(예를 들면, 도 10의 회로 기판(62)) 및 다른 쪽의 회로 기판(예를 들면, 도 10의 회로 기판(61))에, 전기적으로 접속된다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
도 4는, 본 발명의 전자 회로 기판의 구성을 도시하는 측단면도이다.
도 4에서, 전자 회로 기판(51)은, 상부 회로 기판(61 및 62)이 적층되고, 적층된 회로 기판(61 및 62)의 사이에, 플렉서블 기판(63-1 및 63-2)이 접속되어 구성된다. 이하, 플렉서블 기판(63-1 및 63-2)을 개개로 구별할 필요가 없는 경우, 통합하여 플렉서블 기판(63)이라고 칭한다.
회로 기판(61 및 62)은, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판에 동박의 전기 회로(도시 생략)가 형성된 리지트 기판 등이 3층에 적층되어 구성되어 있다. 또한, 실제로는, 회로 기판(61 및 62)은, 도 1의 리지트 기판(1) 등으로 대략 동일한 크기로 구성된다. 또한, 회로 기판(61 및 62)을 구성하는 리지트 기판은, 1층이어도 되고, 3층 이상으로 형성되어도 되고, 리지트 기판에 형성되는 전기 회로는, 적층되는 모든 리지트 기판에 형성되어 있지 않아도 된다.
회로 기판(61)의 최하면(61b)(회로 기판(62)과 대향하는 면)과, 회로 기판(62)의 최상면(62a)(회로 기판(61)과 대향하는 면)에는, 각각 마주 대하는 위치에, 도시하지 않는 랜드(land)(금속 박막, 도시되지 않음)이 형성되어 있고, 각각의 면 에 형성되는 랜드는, 땜납 등의 접속 부재(65-1 및 65-2)에 의해 전기적, 기계적(물리적)에 서로 접속되어 있다. 이 때, 회로 기판(61)과 회로 기판(62) 사이는, 대개 0.2 내지 0.3㎜로 된다. 또한, 도 4의 예에서, 접속 부재(65-1 및 65-2)는, 각각 3개씩 도시되어 있다.
또한, 회로 기판(62)의 최상면(62a)의 좌단부(62L)에는, 플렉서블 기판(63-1)의 하면(회로 기판(62)에 대향하는 면)이, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있다. 마찬가지로, 회로 기판(62)의 최상면(62a)의 우단부(62R)에는, 플렉서블 기판(63-2)의 하면이, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있다. 또한, 좌단부(62L) 및 우단부(62R)는, 접속에 필요 최소한의 영역으로 된다.
플렉서블 기판(63)은, 회로 기판(61)과 회로 기판(62) 사이(대략 0.2 내지 0.3㎜)보다도 얇고, 폴리이미드(polyimide)를 사용한 폴리이미드 필름 등이 절연판 대신에 이용되어 구성된다. 플렉서블 기판(63)은, 전자 회로 기판(51)과, 도시하지 않은 외부의 인터페이스나 다른 전자 회로 기판 등을 전기적으로 접속하는 기능을 갖고 있다.
또한, 도 4의 예의 전자 회로 기판(51)에서는, 플렉서블 기판(63)이 2개 도시되어 있지만, 실제로는, 더 많은 플렉서블 기판(63)이 접속되어 있는 경우도 있다. 즉, 전자 회로 기판(51)에 접속되는 플렉서블 기판의 수는 한정되지 않는다. 또한, 회로 기판(62)의 최상면(62a)에 플렉서블 기판(63)을 접속하도록 구성했지만, 회로 기판(61)의 최하면(61b)에 플렉서블 기판(63)을 접속하도록 구성하여도 된다.
이상과 같이, 전자 회로 기판(51)에서는, 플렉서블 기판(63)을, 적층되는 회로 기판(61과 62) 사이의, 회로 기판(61과 62)의 어느 한 쪽의 면에, 전기적이고 또한 기계적으로 접속하도록 했으므로, 회로 기판(61)의 최상면(61a) 또는 회로 기판(62)의 최하면(62b)에는, 외부의 인터페이스나 다른 전자 회로 기판 등과 접속하기 위한 플렉서블 기판(63)을 접속하기 위한 영역이 필요없으며, 다종 다양한 전자 부품을, 회로 기판(61)의 최상면(61a)의 전면, 및 회로 기판(62)의 최하면(62b)의 전면에 배치(마운트)할 수 있다. 이에 의해, 전자 회로 기판(51)에서는, 전자 부품을 고밀도로 배치하는 것이 가능하게 된다.
또한, 플렉서블 기판(63)에서, 회로 기판(62)과의 접속에는, 좌단부(62L)와 접속하는 부분, 또는 우단부(62R)와 접속하는 부분만이 필요해진다. 따라서, 전자 회로 기판(51)에서는, 도 2a 및 도 2b를 참조하여 전술한 리지트 기판(21) 이상의 크기의 폴리이미드가 필요해지는 종래의 리지트 플렉서블 기판(11)이나 다층 플렉서블 기판(12)과 비교하여, 적은 폴리이미드로 플렉서블 기판(63)을 구성할 수 있으므로, 재료 코스트의 증대가 억제된다.
또한, 전자 회로 기판(51)에 배치되는 전자 부품은, 예를 들면 CPU(Central Processing Unit), 메모리, 또는 DSP(Digital Signal Processor) 등의 반도체 칩 또는 반도체 칩을 기판에 패키징된 반도체 칩(이하, 칩형 전자 부품이라고 칭함), 저항, 혹은 커패시터등으로 구성된다.
이어서, 도 5a 내지 5c를 참조하여, 회로 기판(62)에의 플렉서블 기판(63)의 접속 예를 설명한다.
도 5a의 예에서는, 회로 기판(62)의 최상면(62a)에 동박 등으로 형성되는 3개의 랜드(71)와, 랜드(71)에 대응하여, 플렉서블 기판(63)의 하면(63b)에 동박 등으로 형성되는 3개의 랜드(72)가, 땜납(73)에 의해 접속됨으로써, 회로 기판(62)과 플렉서블 기판(63)이, 전기적이고 또한 기계적으로 접속되어 있다.
도 5b의 예에서는, 회로 기판(62)의 최상면(62a)에 형성되는 3개의 랜드(71)와, 플렉서블 기판(63)의 하면(63b)에 형성되는 3개의 랜드(72)가, 은(Ag)이나 구리(Cu) 등의 금속 페이스트(81)에 의해 접속됨으로써, 회로 기판(62)과 플렉서블 기판(63)이, 전기적이고 또한 기계적으로 접속되어 있다. 또한, 도 5b의 예의 경우, 회로 기판(62)과 플렉서블 기판(63)과의 접속 강도를 높여, 습기 등의 진입을 방지하기 때문에, 회로 기판(62)의 최상면(62a)와 플렉서블 기판(63b) 사이에는, 밀봉 수지(82)(도트 부분(dotted area))가 충전되어 있다.
도 5c의 예에서는, 회로 기판(62)의 최상면(62a)에 형성되는 3개의 랜드(71)와, 플렉서블 기판(63)의 하면(63b)에 형성되는 3개의 랜드(72)에, 바인더(절연성 수지)(91) 및 도전 입자(92)로 구성되는 이방성 도전 필름(ACF ; Anisotropic Con-ductive Film)가 압착됨으로써, 회로 기판(62)과 플렉서블 기판(63)이, 전기적으로 접속되어 있다. 이 경우, 랜드(71)와 랜드(72)는, 그 사이에 배치되는 도전 입자(92)에 의해 전기적으로 접속된다.
이들 땜납(73), 금속 페이스트(81), 및 이방성 도전 필름은, 가열 처리에 의해 제거가 가능하다.
이상의 접속 방법을 비교하면, 도 5a의 땜납(73)인 경우, 접속을 위한 전용의 설비가 필요없고, 금속 페이스트(81)나 이방성 도전 필름보다도 접속 저항이 낮고, 접속 피치가 넓은 특징이 있다. 도 5b의 금속 페이스트(81)인 경우, 땜납(73)보다도 접속 코스트, 접속 저항이 높고, 접속 피치가 좁다고 하는 특징이 있다. 도 5c의 이방성 도전 필름인 경우, 땜납(73)보다도 접속 코스트가 높고, 접속 피치가 좁은 특징이 있고, 또한 압착 전용 설비가 필요하게 된다.
또한, 기판 회로(62)와 플렉서블 기판(63)은, 전술한 접속 방법에 한하지 않고, 이들 이외의 접속 방법으로 접속되도록 하여도 된다.
도 6은, 본 발명의 전자 회로 기판의 다른 구성을 도시하는 측단면도이다. 또한, 도 6에서, 도 4에서의 경우와 대응하는 부분에는 대응하는 부호를 붙이고 있으며, 그 설명은 반복되므로, 적절하게 생략한다.
도 6에서, 전자 회로 기판(101)은, 위부터 순서대로, 회로 기판(61 및 62)이 적층되고, 적층된 회로 기판(61 및 62)의 사이에, 스페이서 기판(113-1 및 113-2), 및 플렉서블 기판(111-1 내지 111-4)이 접속되어 구성된다. 이하, 플렉서블 기판(111-1 내지 111-4), 및 스페이서 기판(113-1 및 113-2)을 개개로 구별할 필요가 없는 경우, 통합하여, 플렉서블 기판(111), 및 스페이서 기판(113)이라고 칭한다.
회로 기판(61)의 최하면(61b)과, 회로 기판(62)의 최상면(62a)에는, 각각 마주 대하는 위치에, 도시하지 않는 랜드가 형성되어 있고, 이들 랜드와 대응하여 스페이서 기판(113-1 및 113-2)의 상하면에, 도시하지 않는 랜드가 형성되어 있다. 회로 기판(61)의 최하면(61b)에 형성된 랜드와, 스페이서 기판(113-1 및 113-2)의 상면에 형성된 랜드는, 각각 땜납 등의 접합 부재(114-1 및 114-2)에 의해 전기적, 기계적으로 서로 접속된다. 한편, 회로 기판(61)의 최상면(62a)에 형성된 랜드와, 스페이서 기판(113-1 및 113-2)의 하면에 형성된 랜드는, 각각 땜납 등의 접합 부재(115-1 및 115-2)에 의해 전기적, 기계적으로 서로 접속된다. 이에 의해, 스페이서 기판(113-1 및 113-2)을 통하여, 회로 기판(61)과 회로 기판(62)은, 전기적으로 서로 접속된다.
또한, 도 6의 예에서, 접속 부재(114-1 및 114-2) 및 접합 부재(115-1 및 115-2)는, 각각 3개씩 도시되어 있다. 이들 접속 부재(114-1 및 114-2) 및 접합 부재(115-1 및 115-2)도 개개로 구별할 필요가 없는 경우, 통합하여, 접속 부재(114) 및 접합 부재(115)라고 칭한다.
스페이서 기판(113-1 및 113-2)은, 회로 기판(61 및 62) 등과 마찬가지로, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판인 리지트 기판등으로 이루어져, 회로 기판(61 및 62)을 전기적으로 접속하는 기능과, 회로 기판(61 및 62) 사이를 일정한 두께로 구성하는 기능을 갖고 있다. 따라서, 스페이서 기판(113-1 및 113-2)의 두께에 따라, 회로 기판(61)과 회로 기판(62) 사이는, 0.4 내지 1.6㎜로 할 수 있으며, 이에 의해, 회로 기판(61)과 회로 기판(62) 사이에, 그 두께보다도 얇은 반도체 칩 등의 전자 부품을 내장시킬 수 있다.
플렉서블 기판(111)은, 플렉서블 기판(63)과 같이, 폴리이미드를 사용한 폴리이미드 필름 등이 절연판 대신에 이용되어 구성된다. 전자 회로 기판(101)에서는, 회로 기판(61)의 최하면(61b)의 좌단(61L)에는, 플렉서블 기판(111-1)의 상면( 회로 기판(61)에 대향하는 면)이, 도 5a 내지 5c를 참조하여 전술한 바와 같이, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있고, 회로 기판(61)의 최하면(61b)의 우단(61R)에는, 플렉서블 기판(111-2)의 상면이, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있다.
마찬가지로, 회로 기판(62)의 최상면(62a)의 좌단부(62L)에는, 플렉서블 기판(111-3)의 하면(회로 기판(62)에 대향하는 면)이, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있다. 한편, 회로 기판(62)의 최상면(62a)의 우단부(62R)에는, 플렉서블 기판(111-4)의 하면이, 금속 페이스트, 또는 이방성 도전 필름 등에 의해 전기적, 기계적으로 접속되어 있다.
또한, 도 6의 예의 전자 회로 기판(101)에서는, 플렉서블 기판(111)이 4개 도시되어 있지만, 실제로는, 더 많은 플렉서블 기판(111)이 접속되어 있는 경우도 있다. 즉, 전자 회로 기판(101)에 접속되는 플렉서블 기판(111)의 수는 한정되지 않는다. 또한, 마찬가지로, 도 6의 예의 전자 회로 기판(101)에서는, 스페이서 기판(113)이 2개 도시되어 있지만, 실제로는, 더 많은 스페이서 기판(131)이 접속되어 있는 경우도 있어, 전자 회로 기판(101)에 접속되는 스페이서 기판(131)의 수는 한정되지 않는다.
이상과 같이, 전자 회로 기판(101)에서는, 적층되는 회로 기판(61과 62) 사이에, 스페이서 기판(113)을 배치(접속)하고, 플렉서블 기판(111)을, 회로 기판(61과 62)의 양방의 면에, 전기적으로 접속하도록 했으므로, 도 4의 예의 경우와 같 이, 회로 기판(61)의 최상면(61a) 또는 회로 기판(62)의 최하면(62b)에는, 외부의 인터페이스나 다른 전자 회로 기판 등과 접속하기 위한 플렉서블 기판(111)을 접속하기 위한 영역이 필요 없다. 따라서, 반도체 칩, 칩형 전자 부품, 저항, 또는 커패시터 등의 전자 부품을, 회로 기판(61)의 최상면(61a)의 전면, 및 회로 기판(62)의 최하면(62b)의 전면에 배치(마운트)할 수 있으며, 이에 의해, 전자 회로 기판(101)에서는, 전자 부품을 고밀도로 배치하는 것이 가능하게 된다.
또한, 도 4의 예의 경우와 같이, 플렉서블 기판(111)에서, 회로 기판(61 또는 62)과의 접속에는, 좌단부(61L 또는 62L)와 접속하는 부분, 혹은 우단부(61R 또는 62R)와 접속하는 부분만이 필요해진다. 따라서, 전자 회로 기판(101)에서는, 도 2a 및 2b를 참조하여 전술한 리지트 기판(21) 이상의 크기의 폴리이미드가 필요해지는 종래의 리지트/플렉서블 기판(11)이나 다층 플렉서블 기판(12)과 비교하여, 적은 폴리이미드로 플렉서블 기판(111)을 구성할 수 있으므로, 재료 코스트의 증대가 억제된다.
또한, 전자 회로 기판(101)에서는, 적층되는 회로 기판(61과 62) 사이에, 스페이서 기판(113-1 및 113-2)을 설치하도록 구성된다. 따라서, 적층되는 회로 기판(61과 62)의 사이에도, 도 7에 도시한 바와 같이, 0.4 내지 1.6㎜의 높이로 구성되는 칩형 전자 부품(121) 등의 전자 부품을 내장시킬 수 있다. 따라서, 플렉서블 기판(111)의 접속에 필요하게 되는 좌단부(62L) 및 우단부(62R)를 최소한의 영역으로 함으로써 적층되는 회로 기판(61과 62) 사이에, 많은 전자 부품을 내장시킬 수 있고, 전자 회로 기판(101)을 고밀도로 구성할 수 있다.
도 7의 실시예에서는, 도 6의 실시예의 전자 회로 기판(101)의 회로 기판(61) 및 회로 기판(62)의 사이에, 칩형 전자 부품(121)이 내장되어 있다. 칩형 전자 부품(121)은, 반도체 칩을, 활성면을 하향(기판 방향)으로 하여 기판에 탑재하여 패키지한 전자 부품으로 구성된다. 칩형 전자 부품(121)과 회로 기판(62)은, 회로 기판(62)에 대향한 하면에 형성된 도시하지 않는 랜드와, 그것에 대응하여 회로 기판(62)의 최상면(62a)에 형성된 도시하지 않는 랜드가, 도 5를 참조하여 설명한 플렉서블 기판의 접속 방법과 같이, 땜납이나 도전 페이스트 등의 접합 부재(122)에 의해 접속됨으로써, 전기적, 또한 기계적으로 접속되어 있다.
또한, 도 7의 실시예의 전자 회로 기판(101)에서는, 회로 기판(61) 및 회로 기판(62)의 사이에, 절연성 수지(123)가 충전되어 있다. 이에 의해, 플렉서블 기판(111)과 회로 기판(61 및 62)과의 접속 강도가 증가되므로, 도 6의 예의 경우보다도, 플렉서블 기판(111)과 회로 기판(61 및 62)의 접속에 필요한 영역(61L, 61R, 62L, 또는 62R)을 더 최소한의 영역으로 하도록 하는 것도 가능하다. 또한, 절연성 수지(123)는, 플렉서블 기판(111)과 회로 기판(61 및 62)의 접속에 필요한 영역에만 충전하도록 하여도 된다.
다음으로, 도 8a 내지 8c를 참조하여, 회로 기판(61 및 62)에의 스페이서 기판(113)의 접속 예를 설명한다. 또한, 도 8a 내지 8c의 접속 방법은, 도 5의 접속 방법과 기본적으로 마찬가지기 때문에, 그 상세한 설명은 반복되므로, 적절하게 생략한다.
도 8a의 예에서는, 회로 기판(61)의 최하면(61b)에 동박 등으로 3개의 랜드 (131)가 형성되어 있고, 랜드(131)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박 등으로 3개의 랜드(132)가 형성되어 있다. 또한, 스페이서 기판(113)에는, 랜드(131)에 대응하는 랜드(133a), 및 랜드(132)에 대응하는 랜드(133b)와 일체화한 관통 홀(through-holes)(133)이 형성되어 있고, 랜드(131)와 랜드(133a)(관통 홀(133))가 땜납(134-1)에 의해 접속되고, 랜드(132)와 랜드(133b)(관통 홀(133))가 땜납(134-2)에 의해 접속됨으로써, 회로 기판(61) 및 스페이서 기판(113), 및 회로 기판(62) 및 스페이서 기판(113)이, 전기적이고 기계적으로 접속된다. 이에 의해, 회로 기판(61 및 62)은, 전기적으로 접속된다.
또한, 관통 홀(135)은, 스페이서 기판(113)에서, 랜드(131 및 132)에 대응하는 위치에, 한 쪽의 면(상면)으로부터 다른 쪽의 면(하면)까지 관통하는 관통 홀이 형성된다. 구리 등에 의해 도금되어, 관통 홀의 내부의 주벽에 접하여 금속 박막(133c)이 형성되고, 또한 상면의 랜드(133a) 및 하면의 랜드(133b)가, 관통 홀의 금속 박막(133c)과 일체적으로 도금되어 형성됨으로써, 형성된다.
도 8b의 예에서는, 회로 기판(61)의 최하면(61b)에 동박 등으로 3개의 랜드(131)가 형성되어 있고, 랜드(131)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박 등으로 3개의 랜드(132)가 형성되어 있다. 또한, 스페이서 기판(113)에는, 랜드(131)에 대응하는 랜드(133a), 및 랜드(132)에 대응하는 랜드(133b)와 일체화한 관통 홀(133)이 형성되어 있고, 랜드(131)와 랜드(133a)(관통 홀133)가 금속 페이스트(141-1)에 의해 접속되고, 랜드(132)와 랜드(133b)(관통 홀(133))가 금속 페이스트(141-2)에 의해 접속됨으로써, 회로 기판(61) 및 스페이서 기판(113), 및 회로 기판(62) 및 스페이서 기판(113)이, 전기적이고 기계적으로 접속된다. 이에 의해, 회로 기판(61 및 62)은, 전기적으로 접속된다.
본 실시예에서, 부가적으로, 회로 기판(61) 및 회로 기판(62)과 스페이서 기판(103)과의 접속 강도를 높여, 예컨대, 습기 등의 진입을 방지하기 위해, 회로 기판(61)의 최하면(61b)와 스페이서 기판(103) 사이, 및 회로 기판(62)의 최상면(62a)와 스페이서 기판(103) 사이에는, 각각 밀봉 수지(142-1 및 142-2)(도트 영역)가 충전되어 있다.
도 8c의 예에서는, 회로 기판(61)의 최하면(61b)에 동박 등으로 3개의 랜드(131)가 형성되어 있고, 랜드(131)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박 등으로 3개의 랜드(132)가 형성되어 있다. 또한, 스페이서 기판(113)에는, 랜드(131)에 대응하는 랜드(133a), 및 랜드(132)에 대응하는 랜드(133b)와 일체화한 관통 홀(133)이 형성되어 있고, 랜드(131)와 랜드(133a)(관통 홀(133))에, 바인더(151-1) 및 도전 입자(152-1)로 구성되는 이방성 도전 필름이 압착되어, 랜드(132)와 랜드(133b)(관통 홀(133))에, 바인더(151-2) 및 도전 입자(152-2)로 구성되는 이방성 도전 필름이 압착됨으로써, 회로 기판(61) 및 스페이서 기판(113), 및 회로 기판(62) 및 스페이서 기판(113)이, 전기적이고 기계적으로 접속되고, 이에 의해, 회로 기판(61 및 62)은 서로 전기적으로 접속된다.
이 경우, 랜드(131)와 랜드(133a)는, 그 사이에 배치되는 도전 입자(152-1)에 의해 전기적으로 접속되고, 랜드(132)와 랜드(133b)는, 그 사이에 배치되는 도전 입자(152-2)에 의해 전기적으로 접속되어 있다.
또한, 회로 기판(61 및 62)과 스페이서 기판(113)은, 전술한 접속 방법에 한하지 않고, 이들 이외의 접속 방법으로 접속되도록 하여도 된다.
도 9는, 도 6의 전자 회로 장치(101)의 수평 방향의 단면도를 도시하고 있다. 또한, 도 9의 예에서, 도 6의 회로 기판(61)의 최하면(61b)에 접속되는 플렉서블 기판(111-1 및 111-2)은 생략되어 있다.
도 9의 상부측 면(62b, 62a, 61b 및 61a)는 도 6의 좌측면에 대응하고, 도 9의 하부측 면(62b, 62a, 61b 및 61a)는 도 6의 우측면에 대응한다. 도 9는 좌측으로부터 우측으로, 회로 기판(62)(최하면(62b))을 아래로부터 본 단면도, 회로 기판(62)(최상면(62a))을 위로부터 본 단면도, 회로 기판(61)(최하면(61b))을 아래로부터 본 단면도, 및 회로 기판(61)(최상면(61a))을 위로부터 본 단면도를 도시하고 있다.
회로 기판(62)의 최하면(62b)에는, 아무것도 배치되어 있지 않다. 따라서, 전자 부품은, 최하면(62b) 전체의 구석구석까지, 마운트(배치) 가능하게 된다.
회로 기판(62)의 최상면(62a)의 도면에서는, 좌측으로부터 순서대로, 스페이서 기판(113-1), 스페이서 기판(113-3)이 배치되어 있고, 최상면(62a)의 도면에서 하부에는, 좌측으로부터 순서대로, 스페이서 기판(113-2), 스페이서 기판(113-4)이 배치되어 있다. 스페이서 기판(113)에 도시되는 원은 스페이서 기판에 형성되는 랜드를 나타내고 있다. 스페이서 기판(113-1)의 상부에는, 플렉서블 기판(111-3)이, 최상면(62a)의 좌단부(62L)에 접속되어 있고, 스페이서 기판(113-4)의 하부에는, 플렉서블 기판(111-4)이, 최상면(62a)의 우단부(62R)에 접속되어 있다.
따라서, 최상면(62a)에서, 플렉서블 기판(111-3 및 111-4)의 접속에 필요한 영역은, 좌단부(62L)과 우단부(62R)뿐이다. 따라서, 좌단부(62L)과 우단부(62R) 및 스페이서 기판(113-1 내지 113-4)를 제외한 영역 E는, 빈 영역이고, 전자 부품을 배치하는 것이 가능하다.
또한, 전술한 바와 같이, 예컨대, 플렉서블 기판(111-3)을, 스페이서 기판(113-1)의 좌측에 배치 바꾸기를 하려는 경우에도, 땜납(134-1 및 134-2), 금속 페이스트(141-1 및 141-2), 및 이방성 도전 필름은, 가열 처리에 의해 제거가 가능하다. 따라서, 가열 처리를 행하여, 플렉서블 기판(111-3)을 일단 제거, 최상면(62a) 상의 스페이서 기판(113-1)의 좌측의 끝에 재배치, 접속하면 되므로, 간단히 플렉서블 기판(111)의 구성을 변경할 수 있다.
회로 기판(61)의 최하면(61b)에는, 회로 기판(62)에 배치된 스페이서 기판(113-1 내지 113-4)에 형성되는 랜드에 대응하는 랜드군(161-1 내지 161-4)이 형성되어 있다. 따라서, 최하면(61b)에서의, 회로 기판(62)의 최상면(62a)의 영역 E에 대응하는 영역도, 빈 영역으로 되어 있고, 영역 E에는, 전자 부품을 배치하는 것이 가능하다. 또한, 최하면(61b)에서의 영역 E와 대응하는 영역에, 전자 부품을 배치하도록 하여도 된다.
회로 기판(61)의 최상면(61a)에는, 아무것도 배치되어 있지 않다. 따라서, 전자 부품은, 최하면(61a) 전체의 구석 구석까지, 마운트(배치) 가능하게 된다.
도 10은, 본 발명의 전자 회로 기판의 다른 구성을 도시하는 측단면도이다. 또한, 도 10에서, 도 4 또는 도 6에서의 경우와 대응하는 부분에는 대응하는 부호 를 붙이고, 그 설명은 반복되므로, 적절하게 생략한다.
도 10에서, 전자 회로 기판(201)은, 위부터 순서대로, 회로 기판(61 및 62)이 적층되고, 적층된 회로 기판(61 및 62) 사이에, 스페이서 기판(211-1 및 211-2)이 접속되어 구성된다.
스페이서 기판(211-1 및 211-2)은, 구성하는 각 기판에, 플렉서블 리지트 기판으로 구성되어 있다. 구체적으로, 스페이서 기판(211-1)은, 스페이서 기판(113)과 같이, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판으로 이루어지는 리지트 기판(221-1 및 222-1)과, 이들 사이에, 폴리이미드를 사용한 폴리이미드 필름으로 이루어지는 플렉서블 기판(223-1)이 적층되어 구성되어 있다. 마찬가지로, 스페이서 기판(211-2)은, 리지트 기판(221-2 및 222-2)과, 이들 사이에, 폴리이미드를 사용한 폴리이미드 필름으로 이루어지는 플렉서블 기판(223-2)이 적층되어 구성되어 있다.
또한, 이하, 스페이서 기판(211-1 및 211-2), 리지트 기판(221-1 및 221-2), 리지트 기판(222-1 및 222-2), 및 플렉서블 기판(223-1 및 223-2)을 개개로 구별할 필요가 없는 경우, 통합하여, 각각 스페이서 기판(211), 리지트 기판(221), 리지트 기판(222), 및 플렉서블 기판(223)이라고 칭한다. 또한, 리지트 기판(221), 리지트 기판(222), 및 플렉서블 기판(223)에는, 도시하지 않는 동박의 전기 회로가 형성되어 있다.
플렉서블 기판(223)은, 리지트 기판(221 및 222)의 크기보다도, 전자 회로 기판(201)과, 도시하지 않는 외부의 인터페이스나 다른 전자 회로 기판 등을 전기 적으로 접속하기 위한 케이블부(223k)만 크게 구성되어 있다.
스페이서 기판(211)은, 회로 기판(61)의 최하면(61b)과 접속 부재(114)에 의해 전기적, 기계적으로 서로 접속되어 있고, 회로 기판(62)의 최하면(62a)과 접속 부재(115)에 의해 전기적, 기계적으로 서로 접속되어 있으므로, 회로 기판(61) 및 회로 기판(62)은, 전기적으로 서로 접속되어 있다. 또한, 스페이서 기판(211)을 구성하는 플렉서블 기판(223)에 의해, 예컨대, 다른 전자 회로 기판 등과 전기적으로 접속하는 것도 가능하다. 즉, 스페이서 기판(211)은, 회로 기판(61 및 62)의 상하의 접속과 동시에, 가로의 접속(도시하지 않는 외부의 전자 회로 기판과의 접속)을 행하는 것을 가능하게 하게 하고 있다.
또한, 스페이서 기판(211)은, 다층 플렉서블 기판으로 구성되도록 하여도 된다. 이 경우, 스페이서 기판(221 및 222)은, 폴리이미드를 사용한 폴리이미드 필름으로 이루어지는 플렉서블 기판으로 구성된다.
이상과 같이, 전자 회로 기판(201)에서는, 적층되는 회로 기판(61과 62) 사이에, 플렉서블 기판(223)을 포함하는 스페이서 기판(211)을 배치하고, 회로 기판(61 및 62), 및 플렉서블 기판(233)을 전기적으로 접속하도록 했으므로, 전자 부품을, 회로 기판(61)의 최상면(61a)의 전면, 및 회로 기판(62)의 최하면(62b)의 전면에 배치(마운트)하는 것이 가능하게 되는 것은 물론이며, 도 6의 예의 경우의 플렉서블 기판(111)과의 접속에 필요한 영역(61L, 61R, 62L, 또는 62R)이 필요 없게 되기 때문에, 회로 기판(61 및 62)에서, 스페이서 기판(211)을 도 6의 예의 경우보다도 외측(단부)에 배치시킬 수 있다. 이에 의해, 전자 회로 기판(201)에서는, 도 9 에 도시한 최상면(62a)의 빈 영역 E가 더 넓게 되기 때문에, 더 많은 전자 부품을 내장할 수 있도록 된다.
또한, 스페이서 기판(211)(리지트 기판(221))의 크기는, 회로 기판(61)과 대략 동 사이즈로 구성되는 리지트/플렉서블 기판(11)이나 다층 플렉서블 기판(12)(도 2)보다도 작은 사이즈이기 때문에, 도 2a 및 2b의 플렉서블/리지트 기판(11)이나 다층 플렉서블 기판(12)보다도 적은 폴리이미드로 스페이서 기판(211)을 구성할 수 있어, 이에 의해, 재료 코스트의 증대가 억제된다.
도 11은, 본 발명의 전자 회로 기판의 실장 처리 장치의 구성예를 도시하는 블록도이다. 이 실장 처리 장치는, 기판 배치부(251), 플렉서블 기판 접속부(252), 스페이서 기판 배치부(253), 부품 배치부(254), 기판 적층부(255), 및 기판 반전부(256)에 의해 구성되어 있다.
기판 배치부(251)는, 회로 기판(62)을 준비하여, 소정의 위치에 배치한다. 플렉서블 기판 접속부(252)는, 소정 수의 플렉서블 기판을 준비하여, 준비한 플렉서블 기판을, 회로 기판(62)의 최상면(62a)의 좌단부 또는 우단부에, 땜납, 금속 페이스트, 또는 이방성 도전 필름등으로 전기적, 또한 기계적으로 접속한다.
스페이서 기판 배치부(253)는, 소정 수의 스페이서 기판을 준비하고, 스페이서 기판의 하면에 형성된 랜드를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합하도록 배치하고, 예컨대, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 전기적, 또한 기계적으로 접속한다.
부품 배치부(254)는, 회로 기판(62)의 최상면(62a), 회로 기판(62)의 최하면 (62b), 또는 회로 기판(62)에 적층되는 회로 기판(61)의 최상면(61a)에, 반도체 칩, 칩형 전자 부품, 저항, 또는 커패시터 등의 전자 부품을 배치하여, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 전기적, 또한 기계적으로 접속한다.
기판 적층부(255)는, 회로 기판(61)을 준비하여, 준비한 회로 기판(61)을, 회로 기판(62)의 최상면(62a)의 스페이서 기판의 상면에 형성된 랜드를, 회로 기판(61)의 최하면(61b)에 형성된 랜드와 정합하도록 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 전기적, 또한, 기계적으로 접속하여, 회로 기판(62)상에, 회로 기판(61)을 적층한다.
기판 반전부(256)는, 회로 기판(61)을 적층하거나, 또는, 회로 기판(62)의 최하면(62b)이나 회로 기판(61)의 최상면(61a)에 전자 부품을 배치(접속)하기 위해, 전자 회로 기판을 반전시킨다.
이어서, 도 12의 플로우차트, 및, 도 13a 내지 13c 및 도 14a 및 14b의 공정 도면을 참조하여, 본 발명의 전자 회로 기판의 실장 처리를 설명한다. 또한, 도 13a 내지 13c 및 도 14a 및 14b에서, 도 4 또는 도 6에서의 경우와 대응하는 부분에는 대응하는 부호를 붙이고, 그 설명은 반복되므로, 적절하게 생략한다.
단계 S1에서, 기판 배치부(251)는, 회로 기판(62)을 준비하고, 소정의 위치에 배치한다. 회로 기판(62)은, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판에 동박의 전기 회로(도시 생략)가 형성된 리지트 기판이 3층에 적층되어 구성되어 있다.
도 13a를 참조하면, 단계 S2에서, 플렉서블 기판 접속부(252)는, 소정의 위치에 회로 기판(62)이 배치되면, 플렉서블 기판(111)을 준비하고, 준비한 플렉서블 기판(111)을, 회로 기판(62)의 최상면(62a)의 좌단부(62L)에, 도 5a 내지 5c를 참조하여 전술한 바와 같이, 땜납(73), 금속 페이스트(81), 또는 이방성 도전 필름등으로 전기적, 또한 기계적으로 접속한다.
도 13b를 참조하면, 단계 S3에서, 스페이서 기판 배치부(253)는, 회로 기판(62)에 플렉서블 기판(111)이 접속된 후, 스페이서 기판(113-1 및 113-2)을 준비하고, 스페이서 기판(113-1 및 113-2)을, 회로 기판(62)의 최상면(62a)에 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(115-1 및 115-2)에 의해 전기적, 또한 기계적으로 접속한다.
구체적으로, 스페이서 기판 배치부(253)는, 스페이서 기판(113-1 및 113-2)의 하면에 형성된 랜드(도시하지 않음)를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합하도록, 스페이서 기판(113-1 및 113-2)을 최상면(62a)에 배치하여, 도 8a 내지 8c를 참조하여 전술한 바와 같이, 땜납(73), 금속 페이스트(81), 또는 이방성 도전 필름 등의 접합 부재(115-1 및 115-2)에 의해 전기적, 또한 기계적으로 접속한다.
도 13c를 참조하면, 단계 S4에서, 부품 배치부(254)는, 회로 기판(62)에 스페이서 기판(111)이 배치되면, 회로 기판(61 및 62)의 사이에 내장하는 칩형 전자 부품(121)을 준비하고, 회로 기판(62)의 최상면(62a)에, 준비한 칩형 전자 부품(121)을 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재 (122)에 의해 전기적, 또한 기계적으로 접속한다.
구체적으로, 부품 배치부(254)는, 칩형 전자 부품(121)의 하면(회로 기판(62)에 대향하는 면)에 형성된 랜드를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합하도록, 칩형 전자 부품(121)을 최상면(62a)에 배치하고, 스페이서 기판(113)의 접속 방법과 같이, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(122)에 의해 전기적, 또한 기계적으로 접속한다.
회로 기판(62)의 최상면(62a)에 칩형 전자 부품(121)이 배치된 후, 기판 적층부(255)는, 단계 S5에서, 회로 기판(61)을 준비하고, 준비한 회로 기판(61)을, 회로 기판(62)상에 적층한다.
구체적으로는, 기판 적층부(255)가 회로 기판(61)을 준비하면, 기판 반전부(256)는, 스페이서 기판(113-1 및 113-2), 및 칩형 전자 부품(121)이 배치된 회로 기판(62)을 반전시킨다. 그리고, 기판 적층부(255)는, 회로 기판(62)에 배치(접속)되어 있는 스페이서 기판(113-1 및 113-2)의 상면(회로 기판(61)에 대향하는 면)에 형성된 랜드와, 회로 기판(61)의 최하면(61b)에 형성된 랜드를 정합하도록 회로 기판(61)을 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(115-1 및 115-2)에 의해 전기적, 또한 기계적으로 접속하고, 도 14a에 도시한 바와 같이, 회로 기판(61)과 회로 기판(62)을 적층한다.
회로 기판(61 및 62)이 적층되면, 부품 배치부(254)는, 단계 S6에서, 회로 기판(61) 및 회로 기판(62)의 외측(즉, 최상면(61a) 및 최하면(62b))에, 반도체 칩, 칩형 전자 부품, 저항, 또는 커패시터 등의 전자 부품을 배치하여, 금속 페이스 트, 또는 이방성 도전 필름 등의 접합 부재에 의해 전기적, 또한 기계적으로 접속한다.
단계 S6의 처리를 이하 구체적으로 설명한다. 부품 배치부(254)는, 우선, (도 14a에서 상부에 위치하는) 회로 기판(62)의 최하면(62b)에 소정의 전자 부품을 배치한다. 구체적으로, 부품 배치부(254)는 도 14a에서 좌측에서, 회로 기판(62)의 최하면(62b)에 형성된 랜드와, 저항(301)의 도시하지 않는 전극부를 정합하도록, 저항(301)을 최하면(62b)에 배치하고, 땜납 등에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(62) 상에, 저항(301)을 고정한다.
또한, 부품 배치부(254)는, 회로 기판(62)의 최하면(62b)에서, 저항(301)의 우측에 형성된 랜드와, 칩형 전자 부품(302)의 도시하지 않는 랜드를 정합하도록, 칩형 전자 부품(302)을 최하면(62b)에 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(303)에 의해 전기적이고 또한 기계적으로 접속하고, 회로 기판(62)상에, 칩형 전자 부품(302)을 고정한다. 부품 배치부(254)는, 회로 기판(62)의 최하면(62b)에서, 칩형 전자 부품(302)의 우측에 형성된 랜드와, 커패시터(304)의 도시하지 않는 전극부를 정합하도록 커패시터(304)를 최하면(62b)에 배치하고, 땜납 등에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(62)상에, 커패시터(304)를 고정한다.
또한, 부품 배치부(254)는, 회로 기판(62)의 최하면(62b)에서, 커패시터(304)의 우측에 형성된 랜드와, 칩형 전자 부품(305)의 도시하지 않는 랜드를 정합하도록, 칩형 전자 부품(305)을 최하면(62b)에 배치하고, 땜납, 금속 페이스트, 또 는 이방성 도전 필름 등의 접합 부재(306)에 의해 전기적이고 또한 기계적으로 접속하고, 회로 기판(62) 상에, 칩형 전자 부품(305)을 고정한다. 부품 배치부(254)는, 회로 기판(62)의 최하면(62b)에서, 칩형 전자 부품(305)의 우측에 형성된 랜드와, 저항(307)의 도시하지 않는 전극부를 정합하도록, 저항(307)을 최하면(62b)에 배치하고, 땜납 등에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(62) 상에, 저항(307)을 고정한다.
부품 배치부(254)에 의한 회로 기판(62)의 최하면(62b)에의 전자 부품의 배치가 종료하면, 기판 반전부(256)는, 회로 기판(61)의 최상면(61a)에 전자 부품을 배치(접속)하기 위해, 전자 회로 기판을 반전시킨다.
전자 회로 기판이 반전되면, 다음으로, 부품 배치부(254)는, 회로 기판(61)의 최상면(61a)에 소정의 전자 부품을 배치한다. 구체적으로, 부품 배치부(254)는, 도 14b에서 우측에서, 회로 기판(61)의 최상면(61a)에 형성된 랜드와, 반도체 칩(311)의 도시하지 않는 전극부를 정합하도록, 반도체 칩(311)을 최상면(61a)에 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(312)에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(61)상에, 반도체 칩(311)을 고정한다.
또한, 부품 배치부(254)는, 회로 기판(61)의 최상면(61a)에서, 반도체 칩(311)의 우측에 형성된 랜드와, 커패시터(313)의 도시하지 않는 전극부를 정합하도록, 커패시터(313)를 최상면(61a)에 배치하고, 땜납 등에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(61) 상에, 커패시터(313)를 고정한다. 다음에, 부 품 배치부(254)는, 회로 기판(61)의 최상면(61a)에서, 커패시터(313)의 우측에 형성된 랜드와, 칩형 전자 부품(314)의 도시하지 않는 랜드를 정합하도록, 칩형 전자 부품(314)을 최상면(61a)에 배치하고, 예컨대, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(315)에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(61)상에, 칩형 전자 부품(314)을 고정한다.
또한, 부품 배치부(254)는, 회로 기판(61)의 최상면(61a)에서, 칩형 전자 부품(314)의 우측에 형성된 랜드와, 저항(316)의 도시하지 않는 전극부를 정합하도록, 저항(316)을 최상면(61a)에 배치하고, 땜납 등에 의해 전기적이고 또한 기계적으로 접속하여, 회로 기판(61)상에, 저항(316)을 고정한다.
도 14b에 도시한 바와 같이, 전술한 바에 의하면, 회로 기판(61)의 최상면(61a)의 전면, 회로 기판(62)의 최하면(62b)의 전면, 회로 기판(61과 62) 사이의 빈 영역(예를 들면, 도 9의 영역 E)에, 전자 부품이 마운트(배치)된다. 따라서, 고밀도의 회로 기판 장치가 형성되고, 회로 기판 장치의 실장 처리는 종료한다.
이상과 같이, 외부의 회로 기판 장치와 전기적으로 접속하기 위한 플렉서블 기판(111)을, 적층되는 회로 기판(61 및 62)의 사이에 접속되도록 했다. 따라서, 회로 기판(61 및 62)의 최외면의 전체 면에, 전자 부품을 배치시킬 수 있어, 고밀도, 고성능의 회로 기판 장치를 실장할 수 있다.
또한, 플렉서블 기판(111)에서, 회로 기판(62)과의 접속에는, 좌단부(62L)을 접속하는 부분, 혹은 우단부(62R)와 접속하는 부분만이 필요해진다. 따라서, 전자 회로 기판에서는, 도 2a 및 2b의 종래의 플렉서블 기판(22 또는 32)과 비교하여, 적은 폴리이미드로 플렉서블 기판(111)을 구성할 수 있으므로, 재료 코스트의 증대가 억제된다. 또한, 적층되는 회로 기판(61과 62) 사이에도, 많은 전자 부품을 내장시킬 수 있어, 전자 회로 기판을 고밀도로 구성할 수 있다.
또한, 상기 설명에서는, 회로 기판 장치는, 2개의 회로 기판을 적층하여 구성되어 있지만, 적층하는 회로 기판은, 2층에 한하지 않고, 회로 기판(61)이나 회로 기판(62)의 위에도 회로 기판을 적층시키도록 회로 기판 장치를 구성하여도 된다.
또한, 본 명세서에서, 플로우차트에 도시되는 단계는, 기재된 순서에 따라 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않아도, 병렬적 혹은 개별로 실행되는 처리들도 포함하는 것이다.
다양한 변형, 조합, 서브-조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주를 벗어남이 없이 설계 요구조건 및 다른 구성요소에 따라 만들어질 수 있다는 것을 당업자는 알 수 있다.
본 발명에 따르면, 코스트를 증대시키지 않고, 전자 부품을 고밀도로 실장할 수 있다.

Claims (5)

  1. 전자 회로 장치에 있어서,
    전자 부품을 실장(mounting)하기 위한 적어도 2개의 회로 기판; 및
    상기 회로 기판 사이에 배치된 외부 전기적 접속을 위한 플렉서블(flexible) 기판 - 상기 플렉서블 기판은 적어도 다른쪽의 회로 기판과 대향하는 한쪽의 회로 기판의 면과 전기적으로 접속됨 - 을 포함하는 전자 회로 장치.
  2. 제1항에 있어서,
    상기 플렉서블 기판은, 땜납, 금속 페이스트 또는 이방성(anisotropic) 도전 접착제로서, 상기 한 쪽의 회로 기판의 상기 면의 소정의 영역에 전기적 및 물리적으로 접속되는 전자 회로 장치.
  3. 제1항에 있어서,
    상기 회로 기판 사이에 배치된 스페이서(spacer) 기판을 더 포함하고,
    상기 스페이서 기판은 상기 회로 기판을 서로 접속하는 전자 회로 장치.
  4. 제3항에 있어서,
    상기 스페이서 기판은, 땜납, 금속 페이스트 또는 이방성 도전 접착제로서 상기 회로 기판에, 전기적 및 물리적으로 접속되는 전자 회로 장치.
  5. 제4항에 있어서,
    상기 스페이서 기판은, 상기 플렉서블 기판을 포함하고,
    상기 플렉서블 기판은, 상기 스페이서 기판을 개재하여, 상기 회로 기판에 전기적으로 접속되는 전자 회로 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714648B1 (ko) * 2005-12-02 2007-05-07 삼성전자주식회사 인쇄 회로 기판
JP5168838B2 (ja) * 2006-07-28 2013-03-27 大日本印刷株式会社 多層プリント配線板及びその製造方法
DE102007041892A1 (de) * 2007-09-04 2009-03-05 Robert Bosch Gmbh Elektrische Schaltanordnung mit einem MID-Schaltungsträger und einer damit verbundenen Verbindungsschnittstelle
EP3013128A1 (en) * 2010-07-26 2016-04-27 Nippon Mektron Ltd. Flexible printed circuit board and method of manufacturing the same
FI20125389L (fi) * 2012-04-05 2013-10-06 Tellabs Oy Piirikorttijärjestely
US9475694B2 (en) * 2013-01-14 2016-10-25 Analog Devices Global Two-axis vertical mount package assembly
US9385099B2 (en) * 2014-03-28 2016-07-05 Nxp, B.V. Die interconnect
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US11277924B2 (en) * 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board
CN109041418B (zh) * 2018-09-29 2020-08-11 维沃移动通信有限公司 一种电路板结构及电子设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5282861A (en) 1975-12-29 1977-07-11 Shin Meiwa Ind Co Ltd Apparatus for cleaning dust-chute
JPS59104574A (ja) 1982-12-07 1984-06-16 Matsushita Electric Ind Co Ltd 薄膜磁気センサ
JP2600231B2 (ja) 1987-12-22 1997-04-16 大日本インキ化学工業株式会社 無機ガラス用防曇性塗装剤
US6033935A (en) * 1997-06-30 2000-03-07 Formfactor, Inc. Sockets for "springed" semiconductor devices
JPH09139559A (ja) * 1995-11-13 1997-05-27 Minolta Co Ltd 回路基板の接続構造
JP3767246B2 (ja) * 1999-05-26 2006-04-19 富士通株式会社 複合モジュール及びプリント回路基板ユニット
US6449836B1 (en) * 1999-07-30 2002-09-17 Denso Corporation Method for interconnecting printed circuit boards and interconnection structure
JP2001210919A (ja) * 1999-11-17 2001-08-03 Sharp Corp フレキシブル配線板およびそれを用いた電子機器
JP2001251056A (ja) * 2000-03-03 2001-09-14 Sony Corp プリント配線基板の製造方法
JP2001267714A (ja) * 2000-03-16 2001-09-28 Sony Corp 電子回路装置
US6655017B1 (en) * 2000-05-03 2003-12-02 Deere & Company Electronic controller unit and method of manufacturing same
JP2002237568A (ja) * 2000-12-28 2002-08-23 Texas Instr Inc <Ti> 基板上垂直組立体用の折り曲げた相互接続体上にスタックしたチップスケールパッケージ
US6375475B1 (en) * 2001-03-06 2002-04-23 International Business Machines Corporation Method and structure for controlled shock and vibration of electrical interconnects
US6545226B2 (en) * 2001-05-31 2003-04-08 International Business Machines Corporation Printed wiring board interposer sub-assembly
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
WO2004093508A1 (ja) * 2003-04-18 2004-10-28 Ibiden Co., Ltd. フレックスリジッド配線板
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US6974333B2 (en) * 2004-03-30 2005-12-13 General Electric Company High-density connection between multiple circuit boards
KR20060026130A (ko) * 2004-09-18 2006-03-23 삼성전기주식회사 칩패키지를 실장한 인쇄회로기판 및 그 제조방법
US7095476B2 (en) * 2004-10-15 2006-08-22 Wintek Corporation Liquid crystal module

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Publication number Publication date
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