JP5433972B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、複数の電源電圧をそれぞれ必要とする複数の半導体素子が実装された多層プリント配線基板を備える半導体装置及びその製造方法に関する。

近年、ＳｉＰ（System in Package）と呼ばれる実装形態のような、半導体装置の高集積化が進んでいる。

ＳｉＰでは、比較的小さいプリント配線基板の中に多数の半導体素子を搭載する必要があるため、１つの半導体素子がプリント配線基板に搭載されたシングルチップパッケージに比べて、配線密度が高まり、信号配線の引き回しに関して大きな制約を受けている。

プリント配線基板が備える配線には、電源配線（領域）と信号配線が含まれている。一般に、特許文献１に記載されているように、電源配線よりも信号配線を優先して設計が行われるので、相対的に電源配線のパターン領域が小さくなってしまう。そして、情報処理用の半導体素子として、最近のロジック素子やＣＰＵ（Central Processing Unit：中央演算装置）では、複数種類の電源を有している（特許文献２参照）。複数種類の電源電圧としては、例えば１．２Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ等が挙げられる。これは、内部回路や複数のＩ／Ｏ回路でそれぞれ異なる電源電圧を必要としているからである。このため、各々の電源配線のパターン領域は更に小さくなってしまう。

また、メモリ素子も複数種類の電源を必要としている。例えば、ＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）では、基準となるグランドに加え、１．８Ｖの電源電圧と、０．９Ｖの論理判定のための参照電圧とを必要としている。

このように、複数種類の電源電圧が存在する場合には、電源電圧の数に応じた分だけ電源配線のパターン領域をプリント配線基板の中に形成する必要がある。異なる種類の電源の増えた場合、同一の電源配線層にすべての電源配線のパターンを形成したとき、図６０に示すように、各電源配線のパターン領域５ｒの面積が小さくなってしまい、電源インピーダンスが上昇し、電源電圧の変動が起こり易くなり、半導体素子が誤動作してしまうおそれがある。

一方で、ロジック素子やＣＰＵの高速化、高性能化が図られており、これに伴って電源電圧の変動が更に大きくなる傾向にあり、電源電圧の変動を抑えることが非常に重要になっている。

そして、電源電圧の変動を抑えるための対策としては、ＳｉＰに限らず電源とグランド層とを近接させて容量性結合を大きくし、電源インピーダンスを下げる構成が採られている。また、このような構成は、電磁放射ノイズも低減することができることが知られている（特許文献３参照）。
特開２００６−２３７３８５号公報（第１頁、図７） 特開２００５−２２８９０１号公報（第１頁、図１） 特開２００２−２９００５８号公報

しかしながら、信号配線の引回しを優先して、電源配線のパターン領域を小さくした場合、上述したように、電源インピーダンスが上昇し、電源の電圧変動が大きくなるという問題がある。

反対に、配線層の数を増やすなどによって、複数の電源配線のパターン領域を広く確保しようとした場合、その分だけ、信号配線を引き回す領域が失われてしまうという問題があった。

また、特許文献１に開示されているように、ロジック素子とメモリ素子の信号配線を極力短くしようとしても、ロジック素子、メモリ素子共に端子の割り当てが決まっており、その対策には限界があった。

そこで、本発明は、信号配線の引回しの自由度を確保すると共に、複数種の電源の電圧変動、信号品質の劣化を抑えることができる半導体装置を提供することを目的とする。特に、本発明は、ロジック素子やＣＰＵとメモリ素子がプリント配線基板に搭載されたＳｉＰに対して、上述の課題を解決することができる半導体装置及びその製造方法を提供することを目的とする。

また、本発明に係る第３の半導体装置は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える。プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から数えて、第ｍの電圧Ｖｍを有する第ｍの電源配線、第ｎの電圧Ｖｎを有する第ｎの電源配線を含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられている。少なくとも３つの配線層は、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から数えて、第ｍの電源配線が形成された第ｍの配線層、第ｎの電源配線が形成された第ｎの配線層を含み、第ｍの配線層、第ｎの配線層、グランド層の順に第１の配線層から積層されている。そして、半導体装置は、グランド配線と各電源配線の間の距離の比と、各電源配線における電圧の比とが所定の関係を満たす半導体装置であって、グランド層から第ｍの配線層までの距離をＤｍ、グランド層から第ｎの配線層までの距離をＤｎとしたとき、Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ、ただしｍ、ｎは整数であって１≦ｍ＜ｎ、ｎ＝ｍ＋１を満たす。

また、本発明に係る第５の半導体装置は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える。プリント配線基板は、２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とが設けられている。少なくとも３つの配線層は、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層と、第２の電源配線が形成された第２の配線層とを含み、第１の配線層、第２の配線層、グランド層の順に積層されている。そして、半導体装置は、グランド配線と各電源配線の間の距離の比と、各電源配線における電圧の比とが所定の関係を満たす半導体装置であって、グランド層から第１の配線層までの距離をＤ１、グランド層から第２の配線層までの距離をＤ２としたとき、Ｖ２／Ｖ１＝Ｄ２／Ｄ１を満たす。

また、本発明に係る第３の、半導体装置の製造方法は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であり、
ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から数えて、第ｍの電圧Ｖｍを有する第ｍの電源配線、第ｎの電圧Ｖｎを有する第ｎの電源配線を含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられたプリント配線基板を形成する工程を有し、グランド配線と各電源配線の間の距離の比と、各電源配線における電圧の比とが所定の関係を満たす半導体装置の製造方法である。そして、前記工程では、少なくとも３つの配線層が、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から数えて、第ｍの電源配線が形成された第ｍの配線層、第ｎの電源配線が形成された第ｎの配線層を含み、第ｍの配線層、第ｎの配線層、グランド層の順に第１の配線層から積層して形成し、グランド層から第ｍの配線層までの距離をＤｍ、グランド層から第ｎの配線層までの距離をＤｎとしたとき、Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ、ただしｍ、ｎは整数であって１≦ｍ＜ｎ、ｎ＝ｍ＋１を満たすように形成する。

また、本発明に係る第５の、半導体装置の製造方法は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であり、
２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とが設けられたプリント配線基板を形成する工程を有し、グランド配線と各電源配線の間の距離の比と、各電源配線における電圧の比とが所定の関係を満たす半導体装置の製造方法である。そして、前記工程では、少なくとも３つの配線層が、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層と、第２の電源配線が形成された第２の配線層とを含み、第１の配線層、第２の配線層、グランド層の順に積層して形成し、グランド層から第１の配線層までの距離をＤ１、グランド層から第２の配線層までの距離をＤ２としたとき、Ｖ２／Ｖ１＝Ｄ２／Ｄ１を満たすように形成する。

本発明によれば、プレーン面積が比較的大きい層の電源を第１層の電源配線とすることで、プレーン面積が比較的小さい中間層の電源電圧を安定させることができる。また、本発明によれば、層内部の電源配線及びグランド配線が占めるプレーン面積が減少し、配線の自由度が高まり、信号配線を引き回すことが容易になる。したがって、本発明は、信号配線の引回しの自由度を確保すると共に、複数種の電源の電圧変動、信号品質の劣化を抑えることができる。

以下、本発明の実施形態について図面を参照して詳細に説明する。

（発明の原理）
まず、本発明の原理作用について、３層構造のプリント配線基板を一例に挙げて説明する。

図５５に示すように、プリント配線基板の上層から順に、第１層２３を第１の電源を有する配線層、第２層２４を第２の電源を有する配線層、そして第３層２２をグランドを有する配線層として定義する。なお、説明の便宜上、図５５において、各層は完全導体であって層の全面に亘って形成されており、その導体面積及び層間距離は等しく、また図５５では各層が厚みを持っているが、層の厚みはゼロとして簡単に説明する。

ここで、第２層２４と第３層２２との間に直流電圧Ｖ１を印加し、第１層２３と第３層２２との間に直流電圧Ｖ２を印加した場合について考える。このとき、第２層２４は、いずれの層にも電気的に接続されておらず、つまり電気的に浮いた状態になっている。そこで、まず、第２層２４が存在しないものとして説明する。このときの状態を、図５４に示す。

この状態は、平行平板コンデンサに電圧を印加した状態と同様である。図５４中に矢印で示した電気力線は、電極板である第１層２３及び第３層２２に垂直な向きとなる。電極板同士の距離、つまり第１層２３と第３層２２との間の距離をｄとすれば、電極板間に生じる電界ＥはＶ／ｄである。

ところで、電気力線の向きに対して垂直な方向に完全導体が存在した場合には、完全導体の平面方向に対して電気力線が生じないので、完全導体の有無によってその電界を変化させることはない。したがって、第１層２３と第３層２２との間に第２層２４が存在している場合であっても、実は電界は何ら変化しない。この状態を図５５に示す。第３層２２と第２層２４との間に生じる電界がＶ／ｄであるならば、第３層２２と第１層２３との間に生じる電圧は、電界と電極板間隔との積となり、Ｖ／２である。

以上の説明では、中間層をなす導体の厚みがゼロであるものとして説明したが、実際のプリント配線基板では、層間距離に比べて導体の厚みが無視できるほど小さくない。このため、層間距離が等しい３層構造のプリント配線基板においても、中間層に生じる電圧がＶ／２とはならない。これは、最上層（第１番目の配線層）から第２番目の配線層と第３番目の配線層との層間距離が、第１番目の配線層と第３番目の配線層との層間距離の半分とならないためである。

そこで、さらに一般化して、Ｎ層構造のプリント配線基板を一例に挙げて説明する。

Ｎ層構造のプリント配線基板は、第１の配線層から第ｎの配線層、グランド層の順に積層されている。図５６においては、第１の配線層２３から第２の配線層２４、第３の配線層２５、グランド層２２の順に積層されている。

そして、グランドを有する配線層であるグランド層２２から第ｎの電圧Ｖｎを有する配線層までの距離をＤｎ（Ｄ１、Ｄ２，Ｄ３・・・）としたとき、ＤｎとＶｎの関係は、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍを満たしている。ただし、ｍ，ｎは整数であって、１≦ｍ＜ｎである。また、α１、α２は正数であって、α１≦１＜α２である。特に、α１＝１のとき、Ｄｎ／Ｄｍ＝Ｖｎ／Ｖｍが成り立つ。

これより、層数だけでなく、各層の厚みや層間隔が変化することでも、各層に生じる電圧を制御できることがわかる。つまり、多層のプリント配線基板における任意の１層に電源が設けられ、この層から１層以上隔てた別の１層をグランドとして電圧を印加した場合、これらの層の間には、印加した電源電圧未満の電圧が生じる層ができて、層の厚みや層間隔、層数によってその電圧を制御することができる。

また、この原理は、同一層の上に並べられた複数の電源配線についても適用することができる。この構成の場合には、配線の本数、配線の短手方向である配線幅、配線間隔によって電圧を制御することができる。プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられている。この配線層は、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、これら電源配線と対になるグランド配線とを有しており、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並んで配置されている。図５７においては、１つの配線層に、第１の電源配線２３、第２の電源配線２４、第３の電源配線２５、グランド配線２２の順に線幅方向に並んで配置されている。

そして、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍを満たしている。特に、α１＝１のとき、Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍが成り立つ。なお、水平方向の静電容量は、配線の端面の面積と配線の間隔Ｓｎで決まり、垂直方向に比べて小さいので、その効果が発揮されるためには、ある程度、配線長が大きいか、導体層の厚みが大きい必要がある。

従来の電源設計では、プレーン面積（配線層の平面積）が比較的大きい層とカップリングさせることで電源インピーダンスを下げたり、またはメモリ素子の参照電源を安定化させるために単にメモリ素子の電源を有する層に近接させてカップリングによる安定を図っていたりしただけであった。これに対し、本発明では、プレーン面積が比較的大きい、電源を有する層または配線を利用して、グランドを有する層または配線との間で分圧された電源電圧ＶｎまたはＶ'ｎを得ることで、これら電源電圧と一致する所望の電源電圧ＶｎまたはＶ'ｎを別途印加した場合に、さらに安定した電源供給を行うことが可能となる。

また、電源電圧ＶｎやＶ’ｎは、プリント配線基板の製造上のばらつきによって、必ずしも設定値どおりにならない場合があるが、電源変動を抑えることが主たる目的であるので、これら電源電圧がＶｎまたはＶ’ｎと厳密に一致する必要はない。

次に、３層構造のプリント配線基板を例に挙げて、上層から第１層２３及び第３層２２の面積と、中間層である第２層２４の面積とが異なる場合に、第２層２４への電源供給の安定性について説明する。なお、ここでも説明の便宜上、全ての層は完全導体であって、第２層２４が層の全面に亘って形成されており、層間距離が等しく、また図５８では厚みを持っているが、層の厚みはゼロとして簡単に説明する。

図５８は、第１層２３及び第３層２２の面積が、第２層２４の面積よりも小さくされている構成の場合を示している。少なくともこれら第１層２３と第３層２２との間に一様な電界Ｅ＝Ｖ／ｄが生じていれば、中間層に生じる電圧は図５５に示した構成の場合と変わらない。しかしながら、半導体素子等のデバイスを動作させて、中間層の電圧が変動した場合、第１層２３の面積が小さいために第１層２３が与える電界への影響が少なく、結果として電源を安定させる効果が小さい。

一方、図５９は、図５８に示した構成と逆に、中間層である第２層２４の面積が、第１層２３及び第３層２２の面積よりも小さい構成の場合を示している。この構成のときにも、少なくとも中間層の付近に一様な電界Ｅ＝Ｖ／ｄが生じていれば、中間層に生じる電圧は、図５５に示した構成の場合と同様である。

そして、この構成の場合は、中間層の電圧が変動した場合であっても、面積が大きい第１層２３と第３層２４との間に生じる電界が安定していれば、中間層を所望の電圧に安定化させることが可能である。

以上のことは、Ｎ層のプリント配線基板の構成の場合にも同様である。ただし、Ｎは整数である。したがって、第１層及び第Ｎ層の面積は、第ｎ層の面積よりも大きい方が、第ｎ層の電圧を安定させる効果が大きい。また、全ての層は、透視平面において重なる位置に配置されている方が、第ｎ層の電圧を安定させる効果が大きい。

ここで、一例として、メモリ素子としてのＤＤＲ２−ＳＤＲＡＭがプリント配線基板に実装された構成の場合を挙げる。ＤＤＲ２−ＳＤＲＡＭには、メモリ素子の動作のための電源（１．８Ｖ）と、論理判定のための参照電源（０．９Ｖ）との少なくとも２種類の電源を必要としている。ＤＤＲ２−ＳＤＲＡＭは、参照電源が不安定である場合、論理判定に影響が生じるため、設計上、十分な配慮を要する。しかし、ＳｉＰ等の高密度なプリント配線基板では、十分な配線面積を確保することが難しく、また製造コストの面から配線層を増やすことも難しい。配線に流れる電流で考えた場合には、１．８Ｖの配線の方が０．９Ｖの配線よりも電流が大きいので、１．８Ｖの配線の線幅を優先的に太く形成せざるを得ない。

このとき、本発明のように、１．８Ｖ、０．９Ｖ、グランドの順に積層された３層構造として、１．８Ｖとグランドの各層を線幅が比較的太い配線で接続することによって、これら各層の中間層である０．９Ｖの層は、線幅が比較的細い配線で接続されている構成であっても、安定した電圧を供給することが可能になる。

このように、本発明は、面積が比較的大きいプレーン（層）の間に挟まれる、面積が比較的小さいプレーンである中間層の電源変動を抑えたい場合に有効である。本発明に関連する構成例のように、交流理論に基づくプレーン同士のカップリングを用いることで電源インピーダンスを低下させる構成と比較して、本発明は、静電磁界の理論に基づいて、電源層が配置される位置に生じる電圧ＶｎまたはＶｍを、所望の電源電圧であるＶｎまたはＶｍにほぼ一致させることで、電源電圧を安定化させるという原理を利用している点が、本発明に関連する構成と異なっている。

上述した各式を満たすように構成された具体的な実施形態について説明する。

（実施形態）
図１、図２、図３は、第１の実施形態の半導体装置の第１層、第２層、第３層をそれぞれ示す平面図である。実施形態の半導体装置は、メモリ素子（メモリ用の半導体素子）を有する１つのメモリパッケージ１と、ＣＰＵ（情報処理用の半導体素子）２と、プリント配線基板３とを備えている。メモリパッケージ１及びＣＰＵ２は、プリント配線基板３の、上から見て第１層に実装されている。プリント配線基板３は、少なくとも３層から構成されている。

図１に示すように、プリント配線基板３の第１層には、プリント配線基板３の外周に沿ってメモリ素子のグランド配線５１がループ状に配線されており、このグランド配線５１の内周側に沿ってメモリ素子の電源配線５２がループ状に配線されている。

図２に示すように、プリント配線基板３の第２層には、プリント配線基板３の外周に沿ってメモリ素子のグランド配線５１がループ状に配線されており、このグランド配線５１の内周側に沿ってメモリ素子の参照電源配線５３がループ状に配線されている。また、第２層には、第２の電源配線としての参照電源配線５３の内周側に沿って、第１の電源配線としてのメモリ素子の電源配線５２がループ状に配線されている。

図３に示すように、第３層の全面には、メモリ素子のグランド配線５１が設けられている。このように構成されることで、第２層のメモリ素子の参照電源配線５３は、第１層のメモリ素子の電源配線５２と、第３層のメモリ素子のグランド配線５１との間に挟まれており、第１層のメモリ素子の電源配線５２、第３層のメモリ素子のグランド配線５１によって完全に覆われるように配置されている。そして、参照電源５３のための端子６１が、プリント配線基板３の外周側、つまり参照電源配線５３に近い向きに位置させるようにメモリパッケージ１に配置されている。一例として、８４個の接続端子を有するＤＤＲ２−ＳＤＲＡＭにおける、の接続端子一覧の概要を図４に示す。図４に示すように、参照電源５３のための端子６１は、Ｊ行２列に１つだけ割り当てられている。

（他の実施形態）
上述した第１の実施形態において第１層から第３層とした構成、つまり第ｎ層の意味は、プリント配線基板の絶対的な層の位置を規定するものではなく、あくまでも上から見た位置関係を意味している。したがって、電圧の勾配と、層間の距離が考慮されていれば、第１層と第２層との間、第２層と第３層との間に配線層が設けられてもよい。さらに詳しくは、第１層と第３層との間に電圧Ｖを印加する場合に、第２層の所望の電圧がＶ／２であるとき、第２層の位置は第１層と第３層との中間であればよく、第１層と第２層との間、または第２層と第３層との間に他の配線層が存在していたとしても、第２層の電圧を変化させないので、これら他の配線層が設けられてもよい。また、層数は３層に限定されるものではないことは勿論である。

図５に、第２の実施形態の第１層の平面図を示す。図５に示すように、第１層には、１つのメモリパッケージ１が実装されており、メモリ素子の電源配線５２とグランド配線５１との間にデカップリングコンデンサ７１が挿入されて配置されている。また、第１層には、メモリ素子の参照電源配線５３とグランド配線５１との間にデカップリングコンデンサ７２が挿入されて配置されている。図６に、図５におけるＡ−Ａ’断面図を示し、図７に、図５におけるＢ−Ｂ’断面図を示す。

なお、本実施形態における第２層、第３層は、図２、図３に示した構成と同様の構成であるため、図示を省略する。以下の実施形態において、第２層以降について記載していない場合には、その構造が自明であるために省略したものとする。

上述した実施形態では、メモリ素子の電源配線５２、参照電源配線５３、グランド配線５１が、プリント配線基板３の外周に亘ってループ状に形成されたが、各配線の一部が切断されて間隙が設けられ、各配線がプリント配線基板３の外周の全周に亘って形成されていなくてもよい。この構成例を第３及び第４の実施形態として示す。図８、図９、図１０は、第３の実施形態の半導体装置の第１層、第２層、第３層をそれぞれ示す平面図である。図１１に、第４の実施形態における第１層の平面図を示す。

図１２、図１３、図１４は、第５の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。図１２に示すように、第１層にはデカップリングコンデンサが配置されている。また、図１３に示すように、第２層にはデカップリングコンデンサ７２’が配置されており、プリント配線基板３の層内部にデカップリングコンデンサ７２’が埋め込まれて構成されている。図１４に示すように、第３層の全面に亘ってグランド配線５１が設けられている。

図１５に、図１３におけるＣ−Ｃ’断面図を示す。また、デカップリングコンデンサの個数は、必要に応じて適宜選択することができる。さらに、ＣＰＵ２がプリント配線基板３の第１層以外の層に実装された構造にされてもよい。この構成例を第６及び第７の実施形態として示す。図１６、図１７、図１８は、第６の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。図１９は、第７の実施形態における第１層を示す平面図である。

図２０に示す第８の実施形態の第１層、及び図２３に示す第９の実施形態の第１層には、１つのＣＰＵ２と、２つのメモリパッケージ１が並べて配置されている。図２１、図２２は、第８の実施形態における第２層、第３層をそれぞれ示す平面図である。

また、第９の実施形態では、メモリ素子の電源配線５２、参照電源配線５３、グランド配線５１が、プリント配線基板３の外周に亘ってループ状に形成されたが、各配線の一部が切断されて間隙が設けられ、各配線がプリント配線基板３の外周の全周に亘って形成されていなくてもよい。この構成例を第１０の実施形態として示す。図２４、図２５、図２６は、第１０の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。

さらに、図２７に示すように、ＣＰＵ２とメモリパッケージ１の位置が、第８及び第９の実施形態と左右逆に配置された第１１の実施形態の構成を採ることも可能である。

また、図２８、図２９、図３０は、ループ状の各配線の一部が切断されて間隙が設けられた、第１２の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。ループ状に形成された各配線は、メモリ素子の電源、参照電源の品質向上を図るためなので、メモリ素子から離れた位置では配線を省くことができる。また、配線に作用する応力緩和等の構造上の配慮のために、ループ状の一部に間隙が設けられて分断されていてもよい。また、これらの構成では、実装されるメモリ素子の個数が２つに限定されるものではなく、所望の個数のメモリ素子を備える構成にされてもよい。

図３１、図３２に、２つのメモリパッケージ１がＣＰＵ２を間に挟むように配置されて実装された第１３、第１４の実施形態の第１層を示す。ＣＰＵ２がプリント配線基板３に埋め込まれた第１４の実施形態では、半導体装置全体を小さくすることができる。図３３、図３４は、第１３、第１４の実施形態に、デカップリングコンデンサ７１，７２が実装された第１５、第１６の実施形態の第１層を示す平面図である。

図３５に、４つのメモリパッケージ１が実装された第１７の実施形態の第１層を示す。プリント配線基板３の第１層の表面には、４つのメモリパッケージ１が風車状に配列されて実装されている。ＣＰＵ２は、プリント配線基板３の第１層に実装される構成であっても、第１層以外に実装される構成であってもよい。図３６は、第１７の実施形態にデカップリングコンデンサ７１，７２が実装された第１８の実施形態の第１層を示す平面図である。

図３７は、４つのメモリパッケージ１が放射状に配列されて実装された第１９の実施形態の第１層を示す平面図である。プリント配線基板３の第１層の表面には、中央にＣＰＵ２が配置され、このＣＰＵ２を挟んでプリント配線基板３の外周部の四隅にメモリパッケージ１がそれぞれ配置されている。この場合においても、ＣＰＵ２は、表面実装あるいは基板内埋め込みの両方の形態が採ることができる。第１９の実施形態は、第１７、第１８の実施形態に比べて、等長配線が比較的容易であるものの、プリント配線基板３の面積が大きくなってしまう。また、図３８は、第１９の実施形態にデカップリングコンデンサ７１，７２が実装された第２０の実施形態の第１層を示す平面図である。

図３９、図４０に、４つのメモリパッケージ１が十字状に配列されて実装された第２１の実施形態の第１層、第２層を示す。第１層の表面には、中央にＣＰＵ２が配置され、このＣＰＵ２を挟んで上下左右にメモリパッケージ１がそれぞれ配置されている。第２層には、電源配線層５２が十字状に配置され、外周部の四隅に参照電源配線５３がそれぞれ配置されている。この構成の場合においても、第１９、第２０の実施形態と同様の作用効果が得られる。

図４１に、プリント配線基板３の外周部に沿って８つのメモリパッケージ１が配列されて実装された第２２の実施形態の第１層を示す。第１層には、中央にＣＰＵ２が配置され、プリント配線基板３の外周部に沿ってメモリ素子がそれぞれ配列されている。第２２の実施形態は、メモリパッケージ１の個数が増えているが、上述した実施形態と構造的特徴に違いはない。図４２は、第２２の実施形態にデカップリングコンデンサ７１，７２が実装された第２３の実施形態の第１層を示す平面図である。

上述したように、本実施形態によれば、プレーン面積が比較的大きい層の電源を第１層の電源とすることで、プレーン面積が比較的小さい中間層の電源電圧を安定させることができる。また、デカップリングコンデンサを電源層とグランド層との間に電気的に接続することで、電源電圧を更に安定させることができる。

また、本実施形態によれば、グランド層と各配線層の距離Ｄｎ、グランド配線と各電源配線の線幅方向に対する間隔Ｓｎが、上述した各式を満たすことで、内部の電源配線及びグランド配線が占めるプレーン面積が減少し、配線の自由度を高めることができる。本実施形態は、特に、同一層内で水平方向に配線層を並べて配置した場合に、プリント配線基板の配線層数を少なく抑えたままで、信号配線の引き回しの自由度を高めることができる。すなわち、本実施形態によれば、信号配線を容易に引き回すことが可能になる。

次に、実施例に基づいて、本発明を更に具体的に説明する。

図４３は、実施例を示す断面図である。実施例は、６層のプリント配線基板３で構成されている。第１層Ｌ１にメモリ素子として４つのＤＤＲ２−ＳＤＲＡＭが設けられ、第４層Ｌ４にＣＰＵ２が埋め込まれている。プリント配線基板３の上から順に、第１層Ｌ１が信号配線Ｓ、第２層Ｌ２が信号配線Ｓ、第３層Ｌ３がグランド配線Ｇ、第４層Ｌ４が信号配線Ｓ、第５層Ｌ５がグランド配線Ｇ、第６層Ｌ６が電源配線Ｖにそれぞれ割り当てられている。第３層Ｌ３、第５層Ｌ５は全面がグランドになっている。パッケージサイズは一辺が２７ｍｍの正方形、ＣＰＵは一辺が９ｍｍの正方形、ＤＤＲ２−ＳＤＲＡＭのパッケージサイズは１４ｍｍ（長辺）×８ｍｍ（短辺）の長方形にされている。

説明の便宜上、図４４は第１の配線層の模式的な平面図を示し、図４５は第２の配線層の模式的な平面図を示し、図４６は第３の配線層の模式的な平面図を示し、そして図４７は第４の配線層の模式的な平面図を示している。

各層の厚みは、第１層が１５μｍ、第１層と第２層の絶縁体が４０μｍ、第２層が１５μｍ、第２層と第３層の絶縁体が５５μｍ、第３層が１０μｍ、第３層と第４層の絶縁体が９０μｍ、第４層が１０μｍ、第４層と第５層の絶縁体が４０μｍ、第５層が１５μｍ、第５層と第６層の絶縁体が４０μｍ、第６層が１５μｍに形成されている。

第１層のメモリ素子の電源配線５２（１．８Ｖ）と、第３層のグランド配線との間の第２層に、メモリ素子の参照電源配線５３（０．９Ｖ）が設けられている。これら３つの配線は、透視平面において、少なくとも一部が重なるよう配置されている。

この構成の場合、第１層と第３層との間に印加する電源電圧Ｖ１＝１．８Ｖ、第２層と第３層との間に印加する電圧Ｖ２＝０．９Ｖ、第３層と第１層との層間距離Ｄ１＝１１０μｍ、第２層と第３層との層間距離Ｄ２＝５５μｍであるから、Ｄ２／Ｄ１＝０．５より、第２層に生じる電圧Ｖ（ｎ＝２）は、第２層に印加する電圧Ｖ２にちょうど一致する。一般には各層間距離が等しいことが多いので、例えば第１層と第２層、第２層と第３層の層間距離が共に４０μｍである場合には、Ｄ１＝９５μｍ、Ｄ２＝４０μｍより、電圧Ｖ（ｎ＝２）＝０．７６Ｖとなる。また、第１層と第２層、第２層と第３層の層間距離が共に５５μｍである場合には、Ｄ１＝１２５μｍ、Ｄ２＝５５μｍより、電圧Ｖ（ｎ＝２）＝０．７９Ｖとなり、どちらも電圧Ｖ２よりも小さくなる。したがって、各層間距離が等しい場合には、各層の導体の厚みが層間の距離に比べて小さい方がＶ２に近づく。しかし、各層間距離が４０μｍ、５５μｍのいずれの場合であっても、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ、ただし、１≦ｍ＜ｎ、α１≦１＜α２、を満たしている。

図４４に示した構成について説明する。図４４に示すように、第１層には、４つのＤＤＲ２−ＳＤＲＡＭ１が風車状に配列されて搭載されている。また、第１層には、各ＤＤＲ２−ＳＤＲＡＭ１に対して、電源配線５２とグランド配線５１との間に挿入されるデカップリングコンデンサ７１が５個、参照電源配線５３とグランド配線５１との間に挿入されるデカップリングコンデンサ７２が１個、それぞれ表面実装されている。

プリント配線基板３の最外周に沿ってグランド配線５１がループ状に配線され、このグランド配線５１の内周側に隣接してＤＤＲ２−ＳＤＲＡＭの電源配線５２（１．８Ｖ）がループ状に配線される。デカップリングコンデンサ７１は、グランド配線５１と電源配線５２との間に挿入されて実装されている。一方、デカップリングコンデンサ７２は、グランド配線５１と参照電源配線５３との間に挿入されて接続される。参照電源配線５３は、第２層に配置されているので、デカップリングコンデンサ７２付近のみ第２層から第１層にビアを介して配線されている。

図４５に示した構成について説明する。図４５に示すように、第２層には、プリント配線基板３の最外周に沿ってグランド配線５１がループ状に配線されており、このループ状のグランド配線５１の内周側に隣接してメモリ素子の電源配線５２がループ状に配線されている。さらに、第２層には、電源配線５２の内周側に隣接してメモリ素子の参照電源配線５３がループ状に配線されている。

図４６に示した構成について説明する。図４６に示すように、第３層には、グランド配線５１が全面に亘って配置されている。この第３層のグランド配線５１が、電源及び、第１層と第２層の信号配線の基準グランドとなる。

図４７に示した構成について説明する。図４７に示すように、第４層には、ＣＰＵ２の底面が第４層の平面に向き合うようにＣＰＵ２がフェースダウン実装されている。メモリ素子とのインターフェース端子６２は、ＣＰＵ２の下側に、点線で囲んだ位置に配置されている。したがって、信号線は、インターフェース端子６２からプリント配線基板３の下側に取り出され、第３層を貫通して第２層または第１層に電気的に接続される。

一方、第４層では、プリント配線基板３の最外周に沿ってメモリ素子の電源配線５２がループ状に配線されている。また、第４層において、メモリ素子の参照電源配線５３は、ループ状に配線されておらず、比較的太い配線でＣＰＵ２と電気的に接続されている。第４層は、第３層と第５層がグランド配線で、信号線はストリップライン構造となっている。したがって、グランドプレーンが隣接しているので、第４層にはグランド配線が配置されない。

実際に配線を行った構成例を示す。図４８に第１層を示し、図４９に第２層を示し、図５０に第３層を示し、図５１に第４層を示し、図５２に第５層を示し、そして図５３に第６層を示している。これらの図に示すように、第２の効果として、電源配線５３及びグランド配線５１がプリント配線基板３の外周部に沿って配置されたことによって、信号配線の自由度を向上することができた。したがって、４つのＤＤＲ２−ＳＤＲＡＭに対して、第１層と第２層のみで配線することが可能になった。

第１の実施形態における第１層を示す平面図である。 第１の実施形態における第２層を示す平面図である。 第１の実施形態における第３層を示す平面図である。 ＤＤＲ２−ＳＤＲＡＭにおける接続端子一覧の概要を示す平面図である。 第２の実施形態における第１層を示す平面図である。 第２の実施形態を示す図５におけるＡ−Ａ’断面図である。 第２の実施形態を示す図５におけるＢ−Ｂ’断面図である。 第３の実施形態における第１層を示す平面図である。 第３の実施形態における第２層を示す平面図である。 第３の実施形態における第３層を示す平面図である。 第４の実施形態における第１層を示す平面図である。 第５の実施形態における第１層を示す平面図である。 第５の実施形態における第２層を示す平面図である。 第５の実施形態における第３層を示す平面図である。 第５の実施形態を示す図１３におけるＣ−Ｃ’断面図である。 第６の実施形態における第１層を示す平面図である。 第６の実施形態における第２層を示す平面図である。 第６の実施形態における第３層を示す平面図である。 第７の実施形態における第１層を示す平面図である。 第８の実施形態における第１層を示す平面図である。 第８の実施形態における第１層を示す平面図である。 第８の実施形態における第２層を示す平面図である。 第９の実施形態における第１層を示す平面図である。 第１０の実施形態における第１層を示す平面図である。 第１０の実施形態における第２層を示す平面図である。 第１０の実施形態における第３層を示す平面図である。 第１１の実施形態における第１層を示す平面図である。 第１２の実施形態における第１層を示す平面図である。 第１２の実施形態における第２層を示す平面図である。 第１２の実施形態における第３層を示す平面図である。 第１３の実施形態における第１層を示す平面図である。 第１４の実施形態における第１層を示す平面図である。 第１５の実施形態における第１層を示す平面図である。 第１６の実施形態における第１層を示す平面図である。 第１７の実施形態における第１層を示す平面図である。 第１８の実施形態における第１層を示す平面図である。 第１９の実施形態における第１層を示す平面図である。 第２０の実施形態における第１層を示す平面図である。 第２１の実施形態における第１層を示す平面図である。 第２１の実施形態における第２層を示す平面図である。 第２２の実施形態における第１層を示す平面図である。 第２３の実施形態における第１層を示す平面図である。 実施例を示す断面図である。 実施例における第１層を示す概略平面図である。 実施例における第２層を示す概略平面図である。 実施例における第３層を示す概略平面図である。 実施例における第４層を示す概略平面図である。 実施例における第１層を示す平面図である。 実施例における第２層を示す平面図である。 実施例における第３層を示す平面図である。 実施例における第４層を示す平面図である。 実施例における第５層を示す平面図である。 実施例における第６層を示す平面図である。 本発明の原理を説明するために、配線層が上下層のみの２層の場合を示す断面図である。 本発明の原理を説明するために、配線層が上下層及び中間層から構成される３層の場合を示す断面図である。 本発明の原理を説明するために、配線層がｎ層の構成を示す断面図である。 本発明の原理を説明するために、配線層がｎ層の他の構成を示す断面図である。 本発明の原理を説明するために、第２層が第１層及び第３層よりも大きい構成を示す断面図である。 本発明の原理を説明するために、第２層が第１層及び第３層よりも小さい構成を示す断面図である。 本発明に関連する特許文献１の構成を示す図である。

符号の説明

１ メモリパッケージ
２ ＣＰＵ
３ プリント配線基板
５１ グランド配線
５２ メモリ素子の電源配線
５３ メモリ素子の参照電源配線
５４ ＣＰＵの電源配線
６１ メモリ素子の参照電源のための端子
６２ インターフェース端子
７１ デカップリングコンデンサ
７２ デカップリングコンデンサ
７２’ デカップリングコンデンサ

Claims (6)

1. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備え、
   前記プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から数えて、第ｍの電圧Ｖｍを有する第ｍの電源配線、第ｎの電圧Ｖｎを有する第ｎの電源配線を含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられ、
   前記少なくとも３つの配線層は、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から数えて、前記第ｍの電源配線が形成された第ｍの配線層、前記第ｎの電源配線が形成された第ｎの配線層を含み、第ｍの配線層、前記第ｎの配線層、前記グランド層の順に前記第１の配線層から積層され、
   前記グランド配線と各電源配線の間の距離の比と、前記各電源配線における電圧の比とが所定の関係を満たす半導体装置であって、
   前記グランド層から前記第ｍの配線層までの距離をＤｍ、前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
   Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ
   ただし、ｍ、ｎは整数であって１≦ｍ＜ｎ、ｎ＝ｍ＋１
   を満たすことを特徴とする半導体装置。
2. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備え、
   前記プリント配線基板は、２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とが設けられ、
   前記少なくとも３つの配線層は、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層と、前記第２の電源配線が形成された第２の配線層とを含み、前記第１の配線層、前記第２の配線層、前記グランド層の順に積層され、
   前記グランド配線と各電源配線の間の距離の比と、前記各電源配線における電圧の比とが所定の関係を満たす半導体装置であって、
   前記グランド層から前記第１の配線層までの距離をＤ１、前記グランド層から前記第２の配線層までの距離をＤ２としたとき、
   Ｖ２／Ｖ１＝Ｄ２／Ｄ１
   を満たすことを特徴とする半導体装置。
3. 前記第１の電圧Ｖ１の電源電圧を有する第１の配線層と、前記グランド配線が形成されたグランド層との間にデカップリングコンデンサが挿入されている、請求項１または２に記載の半導体装置。
4. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であり、
   ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から数えて、第ｍの電圧Ｖｍを有する第ｍの電源配線、第ｎの電圧Ｖｎを有する第ｎの電源配線を含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられた前記プリント配線基板を形成する工程を有し、
   前記グランド配線と各電源配線の間の距離の比と、前記各電源配線における電圧の比とが所定の関係を満たす半導体装置の製造方法であって、
   前記工程では、前記少なくとも３つの配線層が、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から数えて、前記第ｍの電源配線が形成された第ｍの配線層、前記第ｎの電源配線が形成された第ｎの配線層を含み、前記第ｍの配線層、前記第ｎの配線層、前記グランド層の順に前記第１の配線層から積層して形成し、
   前記グランド層から前記第ｍの配線層までの距離をＤｍ、前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
   Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ
   ただし、ｍ、ｎは整数であって１≦ｍ＜ｎ、ｎ＝ｍ＋１
   を満たすように形成することを特徴とする半導体装置の製造方法。
5. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であり、
   ２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とが設けられた前記プリント配線基板を形成する工程を有し、
   前記グランド配線と各電源配線の間の距離の比と、前記各電源配線における電圧の比とが所定の関係を満たす半導体装置の製造方法であって、
   前記工程では、前記少なくとも３つの配線層が、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層と、前記第２の電源配線が形成された第２の配線層とを含み、前記第１の配線層、前記第２の配線層、前記グランド層の順に積層して形成し、
   前記グランド層から前記第１の配線層までの距離をＤ１、前記グランド層から前記第２の配線層までの距離をＤ２としたとき、
   Ｖ２／Ｖ１＝Ｄ２／Ｄ１
   を満たすように形成することを特徴とする半導体装置の製造方法。
6. 前記工程では、前記第１の電圧Ｖ１の電源電圧を有する第１の配線層と、前記グランド配線が形成されたグランド層との間にデカップリングコンデンサを挿入して配置する、請求項４または５に記載の半導体装置の製造方法。

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