TW201838093A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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藏本貴文
中柴康隆
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Abstract

本發明之目的係提高半導體裝置之特性。 本申請案之半導體裝置在區域1C中具有：上部電極，其由SOI基板之半導體層SL形成；電容絕緣膜，其由絕緣層BX形成；下部電極，其由支持基板SB形成；及下部電極之引出部(n型高濃度雜質區域NP)，其與支持基板連接。此外，區域1B之SOI電晶體形成於薄膜之絕緣層BX上的半導體層SL主表面中，且藉由施加電壓在配置於該絕緣層BX之背面側的井中，可調整臨界電壓。該薄膜之絕緣層BX的膜厚係50nm以下，更佳地的是數nm以上、30nm以下，因此具有作為電容絕緣膜之充分機能，可作為高電容之電容元件使用。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於半導體裝置，特別有關於適用於使用SOI基板之半導體裝置及其製造方法的有效技術。
可抑制短通道特性及抑制元件不均一之MISFET使用用SOI基板之MISFET。SOI基板具有：支持基板，其由Si(矽)等形成；絕緣層(亦稱為BOX(埋入氧化物(Buried Oxide))層)，其在該支持基板上；及薄半導體層，其由在該絕緣層上之Si等形成。利用該半導體層形成MISFET。如此之MISFET可藉由在絕緣層之背面側施加電壓來調整臨界電壓。
有時如此之SOI基板中會混載上述MISFET及MISFET以外之元件。
例如，專利文獻1(日本特開2008－235310號公報)揭示具有ESD保護電晶體之半導體裝置。此外，亦揭示ESD保護電晶體之汲極電極與塊體基板間之電容用電晶體的總電容係閘極氧化膜電容、SOI層之空乏層電容及絕緣層電容的函數。
此外，專利文獻2(日本特開2009－64860號公報)揭示具有形成於SOI基板主面中之MOS變容器的半導體裝置。該MOS變容器具有：閘極絕緣膜，其形成於SOI層之表面上；閘極電極，其形成於該閘極絕緣膜上；及n+ 型半導體區域，其形成於該閘極電極兩側之SOI層中。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2008－235310號公報 [專利文獻2] 日本特開2009－64860號公報
[發明所欲解決的問題]
本發明人從事如上所述之使用SOI(絕緣層上覆矽(Silicon On Insulator)基板之半導體裝置的研究開發，並對其特性之提高專心檢討。關於與SOI基板上之MISFET混載的電容元件，希望檢討簡單且可確保大電容之結構。
其他之目的及新特徵可由本說明書之記載及添附圖式了解。 [解決問題的手段]
以下，簡單地說明在本申請案中揭示之實施形態中代表者之概要。
在本申請案中揭示之一實施形態所示的半導體裝置具有：上部電極，其由SOI基板之半導體層形成；電容絕緣膜，其由絕緣層形成；下部電極，其由支持基板形成；及下部電極之引出部，其與支持基板連接。
在本申請案中揭示之一實施形態所示的半導體裝置具有：閘極電極，其隔著閘極絕緣膜形成於SOI基板之半導體層上；源極、汲極區域，其形成於閘極電極兩側之半導體層中；及下部電極之引出部，其與支持基板連接。此外，下部電極之引出部設置在支持基板中且設置在含有與上述源極、汲極區域相同導電型之雜質的半導體區域中，而該半導體區域之下部被含有與該半導體區域相反導電型之雜質的另一半導體區域覆蓋。
在本申請案中揭示之一實施形態所示的半導體裝置之製造方法具有以下步驟：形成由SOI基板之半導體層的上部電極、由絕緣層形成之電容絕緣膜、由支持基板形成之下部電極、及與支持基板連接的下部電極之引出部。 [發明的功效]
依據在本申請案中揭示之以下所示代表實施形態所示的半導體裝置，可提高半導體裝置之特性。
依據在本申請案中揭示之以下所示代表實施形態所示的半導體裝置之製造方法，可製造特性良好之半導體裝置。
雖然在以下實施形態中為方便起見在有必要時，分割成多數段或實施形態來說明，但除了特別明示之情形以外，該等多數段或實施形態並非互相沒有關係，而是有其中一者為另一者之一部分或全部的變形例、應用例、詳細說明、補充說明等的關係。此外，在以下實施形態中，提及要素之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見地限定於特定數之情形等以外，不限於該特定數，可為特定數以上或以下。
另外，在以下之實施形態中，該構成要素(亦包含要素步驟等)，除了特別明示之情形及考慮原理上顯而易見地為必須之情形等以外，不一定是必須的。同樣地，在以下之實施形態中，提及構成要素等之形狀、位置關係等時，除了特別明示之情形及考慮原理上顯而易見不是那樣的情形等以外，實質上包含近似或類似其形狀等者等。這對於上述數等(包含個數、數值、量、範圍等)而言亦相同。
以下，依據圖式詳細地說明實施形態。此外，在用以說明實施形態之全部圖中，具有相同機能之構件賦予相同或相關之符號，並省略其重複之說明。另外，存在多數類似構件(部位)時，有時在統稱之符號中追加記號並顯示個別或特定部位。再者，在以下實施形態中，除了特別需要時以外，原則上不重複相同或同樣之部份的說明。
此外，在實施形態中使用之圖中，即使是截面圖，有時為了容易看見圖亦省略陰影線。另外，即使是平面圖，有時為容易看見圖式亦加上陰影線。
此外，在截面圖及平面圖中，各部位之大小未與實際裝置對應，而是有時為容易了解圖，相對地放大顯示特定之部位。另外，在截面圖與平面圖對應之情形中，有時為容易了解圖，亦相對地放大顯示特定之部位。
(實施形態1) 以下，一面參照圖式一面詳細地說明本實施形態之半導體裝置。
[構造說明] 使用圖1說明本實施形態之半導體裝置的結構。圖1係顯示本實施形態之半導體裝置結構的截面圖。圖2係顯示本實施形態之半導體裝置之電容元件結構的截面圖及平面圖。圖2(a)係截面圖，圖2(b)係平面圖。圖2(a)係例如對應於圖2(b)之A-A部份。本實施形態之半導體裝置係利用SOI基板形成，且具有SOI電晶體、塊體電晶體(bulk transistor)及電容元件。電晶體亦稱為MISFET(金屬絕緣體半導體場效電晶體(Metal Insulator Semiconductor Field Effect Transistor)：MIS型電場效電晶體)。SOI基板具有：支持基板SB、形成於該支持基板SB上之絕緣層BX及形成於絕緣層BX上之半導體層SL(請參照圖3)。
在本實施形態中，形成SOI電晶體之區域為「區域1B」，形成塊體電晶體之區域為「區域1A」，且形成電容元件之區域為「區域1C」。
n通道型SOI電晶體及p通道型SOI電晶體形成於區域1B中。n通道型SOI電晶體之形成區域為「區域SN」，且p通道型SOI電晶體之形成區域為「區域SP」。
n通道型塊體電晶體及p通道型SOI塊體電晶體形成於區域1A中。n通道型塊體電晶體之形成區域為「區域BN」，且p通道型電晶體之形成區域為「區域BP」。
2個電容元件形成於區域1C中。其中，形成於n型井NW上之電容元件稱為n型電容元件，且形成於p型井PW上之電容元件稱為p型電容元件。n型電容元件之形成區域為「區域CN」，且p型電容元件之形成區域為「區域CP」。
SOI電晶體形成於所謂SOI區域(半導體層SL隔著絕緣層BX形成於支持基板SB上的區域)中，且塊體電晶體形成於所謂塊體區域(去除支持基板SB上之絕緣層BX及半導體層SL的區域)中。在區域1C中，SOI區域與塊體區域混合。區域1C之區域S係SOI區域，且區域B係塊體區域。此外，區域1C之區域X係雖然絕緣層BX形成於支持基板SB上，但去除絕緣層BX上之半導體層SL的區域。
在此，區域1A、區域1B及區域1C亦分別稱為活性區域，且藉由元件分離(元件分離區域)STI界定。換言之，區域1A、區域1B及區域1C分別被元件分離部STI包圍。此外，在各區域內設置元件分離部STI且被分割成更小之區域。
(1)關於SOI電晶體之結構 n通道型SOI電晶體及p通道型SOI電晶體形成於SOI區域(半導體層SL隔著絕緣層BX形成於支持基板SB上之區域，即區域1B)中。支持基板SB由例如p型單晶矽基板形成。絕緣層BX由例如氧化矽層形成。半導體層SL由例如單晶矽層形成。絕緣層BX之厚度係例如大約數nm至30nm，半導體層SL之厚度係例如大約數nm至30nm。
上述n通道型SOI電晶體形成於被用區域SN所示之元件分離部STI包圍(界定)的活性區域中。n通道型SOI電晶體具有：隔著閘極絕緣膜GI形成於半導體層SL上之閘極電極GE；及形成於閘極電極GE兩側之半導體層SL中的源極、汲極區域NS。側壁膜(側壁膜、側壁分隔件)SW形成於閘極電極GE之側壁中。上述源極、汲極區域NS係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之n型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體(合成圖案、合成形狀物)自匹配地形成的n型高濃度雜質區域NP。此外，n型高濃度雜質區域NP之雜質濃度比n型低濃度雜質區域EX高。
在此，在區域SN中，磊晶層(EP)配置在上述閘極電極GE兩側之半導體層SL上(請參照圖11)。該磊晶層EP亦高濃度地含有n型雜質(例如磷(P)及砷(As)等)。因此，在此n型高濃度雜質區域NP由磊晶層EP及半導體層SL形成。換言之，n型高濃度雜質區域NP係形成於磊晶層EP及半導體層SL之積層部中的n型雜質區域。
此外，p型井PW形成於n型通道SOI電晶體之絕緣層BX下，即，在區域SN之支持基板SB中。p型井PW之雜質濃度比支持基板SB高。
上述p通道型SOI電晶體形成於被用區域SP表示之元件分離部STI包圍(界定)的活性區域中。p通道型SOI電晶體具有：隔著閘極絕緣膜GI形成於半導體層SL上之閘極電極GE；及形成於閘極電極GE兩側之半導體層SL中的源極、汲極區域PS。側壁膜SW形成於閘極電極GE之側壁中。上述源極、汲極區域PS係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之p型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體(合成圖案、合成形狀物)自匹配地形成的p型高濃度雜質區域PP。此外，p型高濃度雜質區域PP之雜質濃度比p型低濃度雜質區域EX高。
在此，在區域SP中，磊晶層(EP)配置在上述閘極電極GE兩側之半導體層SL上(請參照圖11)。該磊晶層EP亦高濃度地含有p型雜質(例如硼(B))。因此，在此p型高濃度雜質區域PP由磊晶層EP及半導體層SL形成。換言之，p型高濃度雜質區域PP係形成於磊晶層EP及半導體層SL之積層部中的p型雜質區域。
此外，n型井NW形成於p型通道SOI電晶體之絕緣層BX下，即，在區域SP之支持基板SB中。
上述閘極電極GE係由例如多晶矽膜形成，且閘極絕緣膜GI係例如由氧化矽膜形成。
金屬與半導體之反應層(化合物層)的金屬矽化物膜MS形成於閘極電極GE之上部及源極、汲極用之高濃度雜質區域(NP、PP)的上部(表層部)中。
層間絕緣膜IL1形成於閘極電極GE及源極、汲極區域(NS、PS)等上。此外，栓塞(連接部)P1隔著金屬矽化物膜MS形成於源極、汲極區域(NS、PS)上。該栓塞P1由埋入設置在層間絕緣膜IL1中之連接孔C1的導電性膜形成。配線M1形成於栓塞P1上。雖然未顯示在圖1所示之截面中，但栓塞P1及其上之配線M1等亦形成於閘極電極GE、n型井NW及p型井PW上。
如此，藉由透過栓塞P1施加電位在SOI電晶體之絕緣層BX下的井中，可調整臨界電壓。
(2)關於塊體電晶體之結構 n通道型塊體電晶體及p通道型塊體電晶體形成於塊體區域(去除支持基板SB上之絕緣層BX及半導體層SL的區域，即區域BN、區域BP)中。
上述n通道型塊體電晶體形成於被用區域BN表示之元件分離部STI包圍(界定)的活性區域中。n通道型塊體電晶體具有：隔著閘極絕緣膜GI形成於支持基板SB中之p型井PW上的閘極電極GE；及形成於閘極電極GE兩側之支持基板(p型井PW)SB中的源極、汲極區域NB。側壁膜SW形成於閘極電極GE之側壁中。上述源極、汲極區域NB係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之n型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體自匹配地形成的n型高濃度雜質區域NP。此外，n型高濃度雜質區域NP之雜質濃度比n型低濃度雜質區域EX高。
上述p通道型塊體電晶體形成於被用區域BP表示之元件分離部STI包圍(界定)的活性區域中。p通道型塊體電晶體具有：隔著閘極絕緣膜GI形成於支持基板SB中之n型井NW上的閘極電極GE；及形成於閘極電極GE兩側之支持基板(n型井NW)SB中的源極、汲極區域PB。側壁膜SW形成於閘極電極GE之側壁中。上述源極、汲極區域PB係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之p型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體自匹配地形成的p型高濃度雜質區域PP。此外，p型高濃度雜質區域PP之雜質濃度比p型低濃度雜質區域EX高。
上述閘極電極GE係由例如多晶矽膜形成，且閘極絕緣膜GI係例如由氧化矽膜形成。
金屬與半導體之反應層(化合物層)的金屬矽化物膜MS形成於閘極電極GE之上部及源極、汲極用之高濃度雜質區域(NP、PP)的上部(表層部)中。
層間絕緣膜IL1形成於閘極電極GE及源極、汲極區域(NB、PB)等上。此外，栓塞P1隔著金屬矽化物膜MS形成於源極、汲極區域(NB、PB)上。該栓塞P1由埋入設置在層間絕緣膜IL1中之連接孔C1的導電性膜形成。配線M1形成於栓塞P1上。雖然未顯示在圖1所示之截面中，但栓塞P1及其上之配線M1等亦形成於閘極電極GE上。
(3)關於電容元件之結構 2個電容元件(n型電容元件、p型電容元件)形成於區域1C中。如前所述，在區域1C中，SOI區域與塊體區域混合。區域1C之區域S係SOI區域，且區域B係塊體區域。此外，區域1C之區域X係雖然絕緣層BX形成於支持基板SB上，但去除絕緣層BX上之半導體層SL的區域。
電容元件(n型電容元件)形成於被用區域CN所示之元件分離部STI包圍(界定)的活性區域中。電容元件(n型電容元件)具有：支持基板SB；形成於支持基板SB上之絕緣層BX；及形成於絕緣層BX上之半導體層SL。n型井NW形成於區域CN之支持基板SB中。
在此，在區域CN中，磊晶層(EP)配置在上述半導體層SL上(請參照圖11)。此外，在該等積層部中高濃度地導入n型雜質(例如磷(P)及砷(As)等)，成為n型高濃度雜質區域NP。另外，在區域CN中，開口部設置在絕緣層BX中，且n型高濃度雜質區域NP形成於由該開口部露出之支持基板(n型井NW)SB中。
即，電容元件(n型電容元件)在區域1C(CN)中，具有：上部電極，其由半導體層SL與磊晶層(EP)之積層部(n型高濃度雜質區域NP)形成；電容絕緣膜，其由絕緣層BX形成；及下部電極，其由支持基板(n型井NW)SB形成。此外，支持基板(n型井NW)SB中之n型高濃度雜質區域NP成為下部電極之引出部。另外，金屬矽化物膜MS形成於半導體層SL與磊晶層(EP)之積層部(n型高濃度雜質區域NP)及支持基板(n型井NW)SB中之n型高濃度雜質區域NP上部(表層部)中。
在區域1C(CN)中，層間絕緣膜IL1形成於上部電極(半導體層SL與磊晶層(EP)之積層部(n型高濃度雜質區域NP))、電容絕緣膜(絕緣層BX)及下部電極之引出部(支持基板(n型井NW)SB中之n型高濃度雜質區域NP)上。此外，栓塞P1隔著金屬矽化物膜MS形成於上部電極(半導體層SL與磊晶層(EP)之積層部(n型高濃度雜質區域NP))及下部電極之引出部(支持基板(n型井NW)SB中之n型高濃度雜質區域NP)上。該栓塞P1由埋入設置在層間絕緣膜IL1中之連接孔C1的導電性膜形成。如圖2(a)所示地，n型電容元件(CN)連接在配線M1間(節點n3與n4之間)。
電容元件(p型電容元件)形成於被用區域CP所示之元件分離部STI包圍(界定)的活性區域中。電容元件(p型電容元件)具有：支持基板SB；形成於支持基板SB上之絕緣層BX；及形成於絕緣層BX上之半導體層SL。p型井PW形成於區域CP之支持基板SB中。
在此，在區域CP中，磊晶層(EP)配置在上述半導體層SL上(請參照圖11)。此外，在該等積層部中高濃度地導入p型雜質(例如硼(B))，成為p型高濃度雜質區域PP。另外，在區域CP中，開口部設置在絕緣層BX中，且p型高濃度雜質區域PP形成於由該開口部露出之支持基板(p型井PW)SB中。
即，電容元件(p型電容元件)在區域1C(CP)中，具有：上部電極，其由半導體層SL與磊晶層(EP)之積層部(p型高濃度雜質區域PP)形成；電容絕緣膜，其由絕緣層BX形成；及下部電極，其由支持基板(p型井PW)SB形成。此外，支持基板(p型井PW)SB中之p型高濃度雜質區域PP成為下部電極之引出部。另外，金屬矽化物膜MS形成於半導體層SL與磊晶層(EP)之積層部(p型高濃度雜質區域PP)及支持基板(p型井PW)SB中之p型高濃度雜質區域PP上部(表層部)中。
在區域1C(CP)中，層間絕緣膜IL1形成於上部電極(半導體層SL與磊晶層(EP)之積層部(p型高濃度雜質區域PP)、電容絕緣膜(絕緣層BX)及下部電極之引出部(支持基板(p型井PW)SB中之p型高濃度雜質區域PP)上。此外，栓塞P1隔著金屬矽化物膜MS形成於上部電極(半導體層SL與磊晶層(EP)之積層部(p型高濃度雜質區域PP)及下部電極之引出部(支持基板(p型井PW)SB中之p型高濃度雜質區域PP)上。該栓塞P1由埋入設置在層間絕緣膜IL1中之連接孔C1的導電性膜形成。如圖2(a)所示地，p型電容元件(CP)連接在配線M1間(節點n1與n2之間)。
如此，藉由使用絕緣層BX作為電容絕緣膜，可增大每單位面積之電容。上述SOI電晶體特別形成於薄膜之絕緣層BX上的半導體層SL，所謂SOTB(在薄埋入氧物上覆矽(Silicon On Thin Buried oxide))之主表面中。如此，使用薄膜之絕緣層BX時，藉由施加電壓在配置於該絕緣層BX之背面側的井中，可調整臨界電壓。該薄膜之絕緣層BX的膜厚係50nm以下，且更佳的是數nm以上、30nm以下，因此具有作為電容絕緣膜之充分機能，故可作為高電容之電容元件使用。
此外，電容元件之電容可例如在上部電極與下部電極重疊之區域，即，半導體層SL與磊晶層(EP)之積層部與支持基板(井PW或NW)的重疊區域中調整。在圖2(b)中，用點(灰色)陰影顯示該重疊區域。例如，絕緣層BX之厚度為大約20nm時，為確保10pF之電容，宜使重疊區域為大約5647µm2 。此外，為確保5pF之電容，宜使重疊區域為大約2823µm2 。如此，可實現小面積之高電容的電容元件(固定電容)。
此外，可調整施加至上部電極及下部電極之電位，使其具有電壓相關性。
此外，藉由使用半導體層SL作為上部電極，可謀求與SOI電晶體之製程的共通化。藉由使用支持基板(n型井NW或p型井PW)SB作為下部電極，可謀求與SOI電晶體之製程的共通化。另外，藉由使用由絕緣層BX之開口部露出之支持基板SB的n型高濃度雜質區域NP或p型高濃度雜質區域PP作為下部電極之引出部，可謀求與塊體電晶體之製程的共通化。上述製程的共通化可在後述之「製法說明」欄中了解。
(4)關於配線M1上之結構 層間絕緣膜IL2、配線M2等形成於配線M1上。雖然在圖1所示之截面中未顯示，但栓塞亦形成於層間絕緣膜IL2中。同樣地，層間絕緣膜IL3、配線M3等形成於配線M2上，層間絕緣膜IL4、配線M4等形成於配線M3上，且層間絕緣膜IL5、配線M5等形成於配線M4上。絕緣膜PSN及保護膜RF之積層膜形成於配線(最上層配線)M5上，且配線M5之一部份由上述積層膜之開口部露出。該配線M5之露出部成為墊電極(外部連接端子)PE。
[製法說明] 接著，一面參照圖3至圖17一面說明本實施形態之半導體裝置的製造步驟，同時使本實施形態之半導體裝置結構更明確。圖3至圖17係顯示本實施形態之半導體裝置之製造步驟的截面圖。
首先，如圖3所示地，準備SOI基板(半導體晶圓)作為基板。SOI基板具有：支持基板SB、形成於該支持基板SB上之絕緣層BX及形成於絕緣層BX上之半導體層SL。
支持基板SB係由例如p型單晶矽(Si)形成之半導體基板，且絕緣層BX係由例如氧化矽形成之層。此外，半導體層SL係由例如具有大約1至10Wcm之電阻的單晶矽形成的層。絕緣層BX之厚度係例如大約數nm至30nm。此外，半導體層SL之厚度係例如大約數nm至30nm。
接著，如圖4所示地，形成元件分離部STI。例如，在殘存作為活性區域之區域上，形成由氮化矽膜等形成之硬遮罩(未圖示)，且以該硬遮罩作為遮罩進行乾式蝕刻，藉此去除半導體層SL、絕緣層BX及支持基板SB之一部份，形成元件分離溝。此外，以所希望形狀之膜作為遮罩並蝕刻下層之膜稱為圖案化。上述元件分離溝貫穿半導體層SL及絕緣層BX，到達支持基板SB之中途。換言之，元件分離溝之底部位於比絕緣層BX之底面深的位置。
接著，在元件分離溝及上述硬遮罩上，形成大約埋入元件分離溝之膜厚的絕緣膜。例如，使用CVD(Chemical Vapor Deposition，化學蒸氣沈積)法等堆積氧化矽膜，作為絕緣膜。
接著，使用CMP(Chemical Mechanical Polishing：化學機械拋光)法及深蝕刻法等去除元件分離溝以外之絕緣膜到露出上述硬遮罩為止。藉此，可形成於元件分離溝內埋入絕緣膜之元件分離部STI。該元件分離部STI係為了防止形成於區域1A、區域1B及區域1C中之各元件(電晶體及電容元件等)間的干涉而形成。接著，去除上述硬遮罩。
接著，如圖5所示地，形成各區域之p型井PW。以p型井PW之形成區域具有開口的光阻膜(未圖示)作為遮罩，並在絕緣層BX下部之支持基板SB中離子植入p型雜質。接著，藉由灰化處理等去除上述光阻膜。此外，可改變離子植入條件而個別地形成各區域之p型井PW。
接著，如圖6所示地，形成n型井NW。以各區域之n型井NW的形成區域具有開口的光阻膜(未圖示)作為遮罩，並在絕緣層BX下部之支持基板SB中離子植入n型雜質。接著，藉由灰化處理等去除上述光阻膜。此外，可改變離子植入條件而個別地形成各區域之n型井NW。
接著，如圖7所示地，去除區域1A及區域1C之一部份(區域X及區域B)的半導體層SL。例如，以半導體層SL之去除區域具有開口之光阻膜(未圖示)作為遮罩，並蝕刻區域1A及區域1C之一部份的半導體層SL。接著，藉由灰化處理等去除上述光阻膜。
接著，如圖8所示地，去除區域1A及區域1C之一部份(區域B)的絕緣層BX。例如，以絕緣層BX之去除區域具有開口之光阻膜(未圖示)作為遮罩，並蝕刻區域1A及區域1C之一部份(區域B)的絕緣層BX。接著，藉由灰化處理等去除上述光阻膜。
接著，如圖9所示地，在各區域中形成閘極絕緣膜GI及閘極電極GE。例如，藉由熱氧化半導體層SL及支持基板SB之上面，形成由氧化矽膜形成之閘極絕緣膜GI。接著，在閘極絕緣膜GI上形成成為閘極電極GE之導電性膜。例如，使用CVD法等形成多晶矽膜作為導電性膜。接著，在導電性膜上形成蓋絕緣膜CAP。例如，使用CVD法等在多晶矽膜上形成氮化矽膜作為蓋絕緣膜CAP。接著，藉由使多晶矽膜及蓋絕緣膜CAP圖案化，在各區域中形成閘極電極GE。此時，可去除閘極電極GE兩側之閘極絕緣膜GI。
接著，如圖10至圖15所示地，形成：SOI電晶體及塊體電晶體之源極；汲極區域；半導體層SL與磊晶層EP之積層部中的n型高濃度雜質區域NP或p型高濃度雜質區域PP；n型井NW中之n型高濃度雜質區域NP；及p型井PW中之p型高濃度雜質區域PP。
首先，如圖10所示地，在區域1A中，在閘極電極GE兩側之支持基板(n型井NW、p型井PW)SB中形成n型低濃度雜質區域EX及p型低濃度雜質區域EX。例如，在區域1A之區域BN中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法在閘極電極GE之兩側導入n型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。接著，在區域1A之區域BP中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法在閘極電極GE之兩側的n型井NW中導入p型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。
接著，在閘極電極GE之側壁中形成由絕緣膜形成之側壁膜(SWS1、SWB1)。例如，在區域1A、1B中形成絕緣膜，接著藉由對該絕緣膜實施異向性蝕刻，使側壁膜(SWS1、SWB1)殘存。此外，側壁膜可殘存在區域1C之半導體層SL的側壁中。
接著，如圖11所示地，用遮罩膜覆蓋區域1B及區域1C中之區域B，在區域1B、1C之半導體層SL上形成磊晶層EP。例如，藉由使用二氯矽烷(SiH2 Cl2 )及氯化氫(HCl)氣體之磊晶成長，在半導體層SL上形成矽層作為磊晶層EP。
接著，如圖12所示地，去除各區域之閘極電極GE側壁的側壁膜(SWS1、SWB1)，並進一步去除蓋絕緣膜CAP。
接著，如圖13所示地，在區域1B中，在閘極電極GE兩側之半導體層SL與磊晶層EP的積層部中形成n型低濃度雜質區域EX及p型低濃度雜質區域EX。例如，在區域1B中之區域SN中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法在閘極電極GE兩側之半導體層SL中導入n型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。接著，在區域1B中之區域SP中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法在閘極電極GE兩側之半導體層SL中導入p型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。
接著，如圖14所示地，在各區域之閘極電極GE的側壁中形成由絕緣膜形成之側壁膜SW。例如，在區域1A、1B中形成絕緣膜，接著藉由對該絕緣膜中實施異向性蝕刻，使側壁膜SW殘存。此外，側壁膜可殘存在區域1C之半導體層SL與磊晶層EP的積層部的之側壁中。
接著，如圖15所示地，在各區域中形成n型高濃度雜質區域NP及p型高濃度雜質區域PP。
例如，在區域1A中之區域BN、區域1B中之區域SN及區域1C中之區域CN中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法導入n型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。
接著，例如，在區域1A中之區域BP、區域1B中之區域SP及區域1C中之區域CP中，以具有開口之光阻膜(未圖示)作為遮罩，並藉由離子植入法導入p型雜質。藉由灰化處理等去除上述光阻膜(未圖示)。接著，藉由例如RTA(快速熱退火(Rapid Thermal Anneal))法，使離子植入之雜質活化。
藉此，在區域SN中形成由n型低濃度雜質區域EX及n型高濃度雜質區域NP形成之n通道型SOI電晶體的源極、汲極區域NS，且在區域BN中形成由n型低濃度雜質區域EX及n型高濃度雜質區域NP形成之p通道型塊體電晶體的源極、汲極區域NB。在區域CN中形成成為下部電極(n型井NW)之引出部的n型高濃度雜質區域NP。此外，可改變各區域之n型高濃度雜質區域NP的離子植入條件而個別地形成。另外，在區域SP中形成由p型低濃度雜質區域EX及p型高濃度雜質區域PP形成之p通道型SOI電晶體的源極、汲極區域PS，且在區域BP中形成由p型低濃度雜質區域EX及p型高濃度雜質區域PP形成之p通道型塊體電晶體的源極、汲極區域PB。再者，在區域CP中形成成為下部電極(p型井PW)之引出部的p型高濃度雜質區域PP。此外，可改變各區域之p型高濃度雜質區域PP的離子植入條件而個別地形成。
接著，如圖16所示地，藉由金屬矽化物(Salicide：自我對齊矽化物(Self Aligned Silicide))技術，在閘極電極GE、n型高濃度雜質區域NP及p型高濃度雜質區域PP上形成金屬矽化物膜MS。在此，例如，形成矽化鎳膜作為金屬矽化物膜MS。例如，在區域1A、1B及1C中形成鎳(Ni)膜等之金屬膜並實施熱處理。藉此，在閘極電極GE、n型高濃度雜質區域NP及p型高濃度雜質區域PP與Ni膜之接觸區域中產生矽化反應。然後，藉由去除未反應之Ni膜，形成矽化鎳膜。
接著，如圖17所示地，在各區域中形成層間絕緣膜IL1、栓塞P1及配線M1。首先，藉由CVD法等在區域1A、1B及1C中形成薄氮化矽膜(未圖示)與氧化矽膜之積層膜作為層間絕緣膜IL1。
接著，藉由使層間絕緣膜IL1圖案化而形成連接孔C1。接著，在包含連接孔C1內部之層間絕緣膜IL1上堆積障壁膜(未圖示)與金屬膜(例如，鎢膜)之積層膜作為導電性膜。接著，使用CMP法等去除堆積之導電性膜中之連接孔C1以外的導電性膜。如此，藉由將導電性膜埋入連接孔C1內，形成插頭P1。接著，在包含栓塞P1上方之層間絕緣膜IL1上形成配線M1。例如，在包含栓塞P1上方之層間絕緣膜IL1上堆積Al膜等之導電性膜，並藉由圖案化形成配線M1。此外，亦可藉由金屬鑲嵌法形成配線M1。例如，在層間絕緣膜IL1上形成絕緣膜，並藉由圖案化形成配線溝後，在該配線溝內埋入銅膜等導電性膜，藉此形成配線M1。
接著，與層間絕緣膜IL1、栓塞P1及配線M1同樣地，形成配線M1上層之層間絕緣膜(IL2至IL5)、栓塞(P2至P5)及配線(M2至M5)。如此，藉由重複形成層間絕緣層、栓塞及配線進一步形成多層之配線(請參照圖1)。
接著，在最上層配線之配線M5上形成由氮化矽膜等形成之絕緣膜PSN，接著，藉由使絕緣膜PSN圖案化而使最上層配線M5上之一部份露出。該露出部成為墊電極PE。接著，在絕緣膜PSN上形成由感光性聚醯亞胺等形成之保護膜RF，並去除墊電極PE上之保護膜RF(請參照圖1)。
藉由以上步驟，可形成本實施形態之半導體裝置。
如此，在本實施形態中，可與SOI電晶體及塊體電晶體之結構部等同時地形成電容元件之結構部。藉此，在短步驟中，可與SOI電晶體及塊體電晶體等混載而形成高電容之電容元件。
(實施形態2) 在本實施形態中，藉由元件分離部STI界定構成電容元件之電容絕緣膜的絕緣層BX形成區域(區域S)。藉此，可提高成為電容絕緣膜之絕緣層BX的特性。即，可抑制成為電容絕緣膜之絕緣層BX形成區域的不均一及厚度之不均一等，因此電容之調整更容易。
此外，在形成p型電容元件之區域CP中，深n型井DNW形成於p型井PW之下層中。藉此，可使構成電容元件之下部電極的p型井PW與p型支持基板SB電性分離。因此，例如，可使構成下部電極之p型井PW的電位為基板電位(例如，接地電位)以外之電位。
此外，在區域SN及區域BN中，亦可在p型井PW之下層中形成深n型井DNW。藉此，可使各電晶體下之p型井PW的電位為基板電位(例如，接地電位)以外之電位。
以下，更詳細地說明本實施形態之半導體裝置的結構。
[構造說明] 圖18係顯示本實施形態之半導體裝置結構的截面圖。圖19係顯示本實施形態之半導體裝置之電容元件結構的截面圖及平面圖。圖19(a)係截面圖。圖19(b)係平面圖。圖19(a)係例如對應於圖19(b)之A-A部份。
本實施形態之半導體裝置係與實施形態1之情形同樣地利用SOI基板形成，且具有SOI電晶體、塊體電晶體及電容元件。以下，與實施形態1同樣之結構省其說明。
(1)關於SOI電晶體之結構 n通道型SOI電晶體及p通道型SOI電晶體之結構與實施形態1之情形相同(請參照圖18、圖1)。
在此，p型井PW形成於n通道型SOI電晶體之絕緣層BX下，即，區域SN之支持基板SB中。p型井PW之雜質濃度比支持基板SB高。此外，深n型井DNW形成於p型井PW之下層。即，上述p型井PW之側面及底面被元件分離部STI或深n型井DNW覆蓋。
(2)關於塊體電晶體之結構 n通道型塊體電晶體及p通道型塊體電晶體之結構與實施形態1之情形相同(請參照圖18、圖1)。
在此，深n型井DNW形成於形成n通道型塊體電晶體之區域BN的p型井PW下層中。即，上述p型井PW之側面及底面被元件分離部STI或深n型井DNW覆蓋。
(3)關於電容元件之結構 除了藉由元件分離部STI界定絕緣層BX及形成深n型井DNW以外的結構，形成於區域1C中之2個電容元件(n型電容元件、p型電容元件)的結構與實施形態1相同(請參照圖18、圖1)。
電容元件(n型電容元件)形成於區域CN中。電容元件(n型電容元件)與實施形態1同樣地具有：支持基板SB；形成於支持基板SB上之絕緣層BX；及形成於絕緣層BX上之半導體層SL。n型井NW形成於區域CN之支持基板SB中。
在此，絕緣層BX形成於被元件分離部STI包圍(界定)之活性區域中(請參照圖19(b))。此外，在區域CN中，由n型高濃度雜質區域NP形成之下部電極的引出部形成於被元件分離部STI包圍(界定)之活性區域中(請參照圖19(b))。絕緣層BX下與下部電極之引出部(n型高濃度雜質區域NP)係透過元件分離部STI下之n型井NW電性連接。
如此，在區域CN中，藉由元件分離部STI界定絕緣層BX之形成區域，可抑制成為電容絕緣膜之絕緣層BX形成區域的不均一及膜厚的不均一等。
例如，如圖20所示地，由於半導體層SL及絕緣層BX之加工(蝕刻)精度，有時在絕緣層BX之端部產生懸伸部OH。在如此情形中，使電容元件之特性產生變動，因此難以調整電容。
相對於此，在本實施形態中，因為成為電容絕緣膜之絕緣層BX被元件分離部STI界定，所以絕緣層BX之端部被元件分離部STI保護，因此可減少電容元件特性之不均一。此外，在上述實施形態1中，因為抑制如上述之懸伸部OH之產生，所以使成為電容絕緣膜之絕緣層BX大幅殘存而使其比成為上部電極之半導體層SL延長。此外，使半導體層SL之加工(蝕刻)與絕緣層BX之加工(蝕刻)成為分開之步驟，可提高加工精度。圖20係顯示本實施形態之比較例的半導體裝置結構的截面圖。
電容元件(p型電容元件)形成於區域CP中。電容元件(p型電容元件)與實施形態1之情形同樣地具有：支持基板SB；形成於支持基板SB上之絕緣層BX；及形成於絕緣層BX上之半導體層SL。p型井PW形成於區域CP之支持基板SB中。
在此，絕緣層BX形成於被元件分離部STI包圍(界定)之活性區域中(請參照圖19(b))。此外，在區域CP中，由p型高濃度雜質區域PP形成之下部電極的引出部形成於被元件分離部STI包圍(界定)之活性區域中(請參照圖19(b))。絕緣層BX下方與下部電極之引出部(p型高濃度雜質區域PP)係透過元件分離部STI下之p型井PW電性連接。
如此，在區域CP中，藉由元件分離部STI界定絕緣層BX之形成區域，與n型電容元件之情形同樣地，可抑制成為電容絕緣膜之絕緣層BX形成區域的不均一及膜厚的不均一等。
深n型井DNW形成於形成p型電容元件之區域CP的p型井PW下層中。即，上述p型井PW之側面及底面被元件分離部STI或深n型井DNW覆蓋。
如此，藉由將深n型井DNW設置在p型井PW之下層中，可使構成下部電極之p型井PW的電位為基板電位(例如，接地電位)以外之電位。
層間絕緣膜(IL1至IL5)、栓塞(P1等)、配線(M1至M5)之結構與實施形態1之情形相同。此外，絕緣膜PSN、保護膜RF、墊電極PE之結構亦與實施形態1之情形相同。
除了元件分離部STI之形成步驟及深n型井DNW之形成步驟以外的步驟，本實施形態之半導體裝置與實施例1之情形相同。
例如，在SOI基板中形成元件分離部STI時，在區域CP中，亦可以包圍絕緣層BX之形成區域的方式形成元件分離部STI(請參照圖4、圖18)。
此外，在井形成步驟中，除了p型井及n型井NW以外，亦可形成深n型井DNW。具體而言，以深n型井DNW之形成區域具有開口的光阻膜(未圖示)作為遮罩，並將n型雜質離子植入絕緣層BX下部之支持基板SB的深位置。接著，藉由灰化處理等去除上述光阻膜。
此外，雖然上述井(PW、NW、DNW)之形成順序沒有限制，但例如，可在形成深n型井DNW後，形成p型井(請參照圖5)，接著形成n型井NW(請參照圖6)。
後來之步驟與實施形態1之情形相同(請參照圖7至圖17)。
(實施形態3) 在本實施形態中，除了SOI電晶體、塊體電晶體、電容元件(n型電容元件、p型電容元件)以外，具有變電容(亦稱為MOS變電容、MOS型可變電容元件)。
以下，一面參照圖式一面詳細地說明本實施形態之半導體裝置。
使用圖21說明本實施形態之半導體裝置的結構。圖21係顯示本實施形態之半導體裝置結構的截面圖。圖22及圖23係顯示本實施形態之半導體裝置之電容元件結構的截面圖。
本實施形態之半導體裝置係利用SOI基板形成，且具有SOI電晶體、塊體電晶體、變容器及電容元件。
在本實施形態中，設形成SOI電晶體之區域為「區域1B」，設形成塊體電晶體之區域為「區域1A」，設形成電容元件之區域為「區域1C」，且設形成變容器之區域為「區域1D」。但是，在圖21中，省略形成SOI電晶體之區域的「區域1B」。
與實施形態1或2之情形同樣地，n通道型SOI電晶體及p通道型SOI電晶體形成於該區域1B中(請參照圖1)。
與實施形態1或2之情形同樣地，n通道型塊體電晶體及p通道型塊體電晶體形成於該區域1A中。
與實施形態1或2之情形同樣地，2個電容元件(n型電容元件、p型電容元件)形成於區域1C中，但在圖21中，省略形成於區域CP中之p型電容元件。
如此，SOI電晶體、塊體電晶體、電容元件(n型電容元件、p型電容元件)之結構與實施形態1或2之情形相同，因此以下說明形成於區域1D中之變容器。
n型變容器及p型變容器形成於區域1D中。n型變容器及p型變容器係分別與n通道型SOI電晶體及p通道型SOI電晶體同樣之結構，且可藉由同樣之步驟形成。
上述n型變容器(圖21)形成於被用區域BAN所示之元件分離部STI包圍(界定)之活性區域中。n型變容器具有：隔著閘極絕緣膜GI形成於半導體層SL上之閘極電極GE；及形成於閘極電極GE兩側之半導體層SL中的源極、汲極區域NS。側壁膜SW形成於閘極電極GE之側壁中。上述源極、汲極區域NS係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之n型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體自匹配地形成之n型高濃度雜質區域NP。此外，n型高濃度雜質區域NP之雜質濃度比n型低濃度雜質區域EX高。
此外，在區域BAN中，磊晶層(EP)配置在上述閘極電極GE兩側之半導體層SL上，且n型高濃度雜質區域NP形成於該等之積層部中。
此外，p型井PW形成於n型變容器之絕緣層BX下，即，在區域BAN之支持基板SB中。p型井PW之雜質濃度比支持基板SB高。此外，p型高濃度雜質區域PP形成於該p型井中。該p型高濃度雜質區域PP形成於區域BAN中之塊體區域(去除支持基板SB上之絕緣層BX及半導體層SL的區域)中。另外，深n型井DNW形成於p型井PW之下層中。即，上述p型井PW之側面及底面被元件分離部STI或深n型井DNW覆蓋。
此外，在區域1D(BAN)中，栓塞P1隔著金屬矽化物膜MS形成於源極、汲極區域NS及井引出部(支持基板(p型井PW)SB中之p型高濃度雜質區域PP)上。
此時，導通圖22所示之n型變容器(即，在節點n4與n2間產生電位差，且施加電位至節點n3)，使節點n3與節點n1為同電位，藉此在節點n2(n4)與節點n3(n1)間並聯地連接由閘極氧化膜製得之MOS電容CG及由絕緣層BX製得之電容CN。如此，藉由加總2個電容，每單位面積之電容更大，且電容之調整幅度擴大。
上述p型變容器(圖21)形成於被用區域BAP所示之元件分離部STI包圍(界定)之活性區域中。p型變容器具有：隔著閘極絕緣膜GI形成於半導體層SL上之閘極電極GE；及形成於閘極電極GE兩側之半導體層SL中的源極、汲極區域PS。側壁膜SW形成於閘極電極GE之側壁中。上述源極、汲極區域PS係LDD構造之源極、汲極區域，且具有：對閘極電極GE自匹配地形成之p型低濃度雜質區域EX；及對閘極電極GE及側壁膜SW之合成體自匹配地形成之p型高濃度雜質區域PP。此外，p型高濃度雜質區域PP之雜質濃度比p型低濃度雜質區域EX高。
此外，在區域BAP中，磊晶層(EP)配置在上述閘極電極GE兩側之半導體層SL上，且p型高濃度雜質區域PP形成於該等之積層部中。
此外，n型井NW形成於p型變容器之絕緣層BX下，即，在區域BAP之支持基板SB中。此外，n型高濃度雜質區域NP形成於該n型井NW中。該n型高濃度雜質區域NP形成於區域BAP中之塊體區域(去除支持基板SB上之絕緣層BX及半導體層SL的區域)中。
上述閘極電極GE係由例如多晶矽膜形成，且閘極絕緣膜GI係例如由氧化矽膜形成。
金屬與半導體之反應層(化合物層)的金屬矽化物膜MS形成於閘極電極GE之上部及源極、汲極用之高濃度雜質區域(NP、PP)的上部(表層部)中。
層間絕緣膜IL1形成於閘極電極GE及源極、汲極區域(NS、PS)等上。此外，栓塞(連接部)P1隔著金屬矽化物膜MS形成於源極、汲極區域(NS、PS)上。該栓塞P1由埋入設置在層間絕緣膜IL1中之連接孔C1的導電性膜形成。配線M1形成於栓塞P1上。
此外，在區域1D(BAP)中，栓塞P1隔著金屬矽化物膜MS形成於源極、汲極區域PS及井引出部(支持基板(n型井NW)SB中之n型高濃度雜質區域NP)上。
此時，導通圖23所示之p型變容器(即，在節點n4與n2間產生電位差，且施加電位至節點n3)，使節點n3與節點n1為同電位，藉此在節點n2(n4)與節點n3(n1)間並聯地連接由閘極氧化膜製得之MOS電容CG及由絕緣層BX製得之電容CP。如此，藉由加總2個電容，每單位面積之電容更大，且電容之調整幅度擴大。
此外，藉由將深n型井DNW設置在形成n型變容器之區域BAN的p型井PW下層中，可使p型井PW的電位為基板電位(例如，接地電位)以外之電位。即，如上所述，節點n3與節點n1可為同電位。
(實施形態4) (應用例1) 在上述實施形態1至3中說明之電容元件(n型電容元件、p型電容元件)及變容器等可使用於PLL(鎖相迴路(Phase Locked Loop))電路之低通濾波器中。圖24係顯示本應用例之PLL電路及低通濾波器的電路圖。圖24(a)顯示PLL電路，且圖24(b)顯示低通濾波器。
如圖24(a)所示地，PLL電路具有例如基準振盪器10、固定分頻器(1/M)20、相位比較器(PC)30、低通濾波器(LPF)40、電壓控制振盪器(VOC)50、可變分頻器(1/N)60。PLL電路成為用以使電壓控制振盪器50之振盪頻率fO 與所希望頻率fR 一致之回流電路。例如，由頻率fR =頻率fO 之狀態電壓控制振盪器50之輸出頻率比基準信號高時，透過可變分頻器60輸入高輸出頻率至相位比較器30中，接著在低通濾波器40中轉換成對應於高輸出頻率之電壓信號並輸出。藉由該電壓信號，電壓控制振盪器50之輸出頻率降低。該動作重複到成為頻率fR =頻率fO 為止。
如圖24(b)所示地，低通濾波器40具有：電阻R，其連接於輸入電位Vin與輸出電位Vout之間；及電容C，其連接於輸出電位Vout與基準電位之間。
該低通濾波器40之電容C可使用上述實施形態1至3中說明之電容元件(n型電容元件、p型電容元件)及變容器等。若為上述實施形態1至3中說明之電容元件(n型電容元件、p型電容元件)及變容器等，可實現小面積之高電容的電容，因此作為上述低通濾波器使用是理想的。
(應用例2) 在上述實施形態2、3中說明之電容元件(n型電容元件、p型電容元件)及變容器等中，p型井PW藉由深n型井DNW與n型支持基板SB電性分離。因此，不易受其他電路之動作產生的信號雜訊影響，動作特性良好。例如，使用於多通道之高速資料傳輸用電路、上述應用例1中說明之PLL電路及AD轉換器等是理想的。
(應用例3) 亦可並聯地連接在上述實施形態3中說明之n型變容器及p型變容器，作為電容使用。此時，n型變容器及p型變容器對應於電位之變動互補地動作，可提高電容之穩定性。
圖25係顯示本應用例之n型變容器部的截面圖、電路圖及其電容變化圖。圖25(a)係截面圖，圖25(b)係電路圖，且圖25(c)係電容變化圖。圖26係顯示本應用例之p型變容器部的截面圖、電路圖及其電容變化圖。圖26(a)係截面圖，圖26(b)係電路圖，且圖26(c)係電容變化圖。圖27係顯示本應用例之電容元件結構的電路圖及其電容變化圖。圖27(a)係電路圖，且圖27(b)係電容變化圖。
圖25(a)、圖25(b)所示之n型變容器及p型變容器的結構係藉由實施形態3說明如下。如圖25(b)所示地，連接節點n3及節點n1，接著導通n型變容器(即，在節點n4與n2間產生電位差，且施加電位至節點n3)時，由閘極氧化膜製得之MOS電容CG及由絕緣層BX製得之電容CN並聯聯地連接在端子1(n3、n1)與端子2(n2、n4)之間。此時，如圖25(c)所示地，電容C(縱軸)隨著端子1、2間之電位V12(橫軸)升高而變大。
另一方面，如圖26(c)所示地，連接節點n3及節點n1，接著導通p型變容器(即，在節點n4與n2間產生電位差，且施加電位至節點n3)時，由閘極氧化膜製得之MOS電容CG及由絕緣層BX製得之電容CP並聯地連接在端子3(n3、n1)與端子4(n2、n4)之間。此時，如圖26(c)所示地，電容C(縱軸)隨著端子3、4間之電位V34(橫軸)升高而變小。
因此，如圖27(a)所示地，藉由連接端子1、3並連接端子2、4，並聯地連接n型變容器及p型變容器時，由n型變容器之閘極氧化膜製得的MOS電容CG、由絕緣層BX製得之電容CN、由p型變容器之閘極氧化膜製得的MOS電容CG及由絕緣層BX製得之電容CP並聯地連接。端子1、3之連接部為端子AP且端子2、4之連接部為端子BP時，如圖27(b)所示地，合成電容與端子AP、BP間之電位VAB(橫軸)之變化無關而為大致一定。
以上，雖然依據實施形態具體地說明由本發明人作成之發明，但本發明不限於上述實施形態，且在不脫離其要旨之範圍內當然可有各種變更。
1‧‧‧端子
1A‧‧‧區域
1B‧‧‧區域
1C‧‧‧區域
1D‧‧‧區域
2‧‧‧端子
3‧‧‧端子
4‧‧‧端子
10‧‧‧基準振盪器
20‧‧‧固定分頻器(1/M)
30‧‧‧相位比較器(PC)
40‧‧‧低通濾波器(LPF)
50‧‧‧電壓控制振盪器(VOC)
60‧‧‧可變分頻器(1/N)
AP‧‧‧端子
B‧‧‧區域
BAN‧‧‧區域
BAP‧‧‧區域
BN‧‧‧區域
BP‧‧‧區域；端子
BX‧‧‧絕緣層
C‧‧‧電容
C1‧‧‧連接孔
CAP‧‧‧蓋絕緣膜
CG‧‧‧MOS電容
CN‧‧‧區域；電容
CP‧‧‧區域；電容
DNW‧‧‧深n型井
EP‧‧‧磊晶層
EX‧‧‧p(n)型低濃度雜質區域
fo‧‧‧振盪頻率
fR‧‧‧所希望頻率
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
IL3‧‧‧層間絕緣膜
IL4‧‧‧層間絕緣膜
IL5‧‧‧層間絕緣膜
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
M4‧‧‧配線
M5‧‧‧配線
MS‧‧‧金屬矽化物膜
NB‧‧‧源極、汲極區域
NP‧‧‧n型高濃度雜質區域
NS‧‧‧源極、汲極區域
NW‧‧‧n型井
OH‧‧‧懸伸部
n1‧‧‧節點
n2‧‧‧節點
n3‧‧‧節點
n4‧‧‧節點
P1‧‧‧栓塞(連接部)
P2‧‧‧栓塞
P3‧‧‧栓塞
P4‧‧‧栓塞
P5‧‧‧栓塞
PB‧‧‧源極、汲極區域
PE‧‧‧墊電極(外部連接端子)
PP‧‧‧p型高濃度雜質區域
PS‧‧‧源極、汲極區域
PSN‧‧‧絕緣膜
PW‧‧‧p型井
R‧‧‧電阻
RF‧‧‧保護膜
S‧‧‧區域
SB‧‧‧支持基板
SL‧‧‧半導體層
SN‧‧‧區域
SP‧‧‧區域
STI‧‧‧元件分離部
SW‧‧‧側壁膜
SWS1‧‧‧側壁膜
SWB1‧‧‧側壁膜
V12‧‧‧電位
V34‧‧‧電位
VAB‧‧‧電位
Vin‧‧‧輸入電位
Vout‧‧‧輸出電位
X‧‧‧區域
圖1係顯示實施形態1之半導體裝置結構的截面圖。 圖2(a)~(b)係顯示實施形態1之半導體裝置之電容元件結構的截面圖及平面圖。 圖3係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖4係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖5係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖6係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖7係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖8係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖9係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖10係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖11係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖12係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖13係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖14係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖15係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖16係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖17係顯示實施形態1之半導體裝置之製造步驟的截面圖。 圖18係顯示實施形態2之半導體裝置之製造步驟的截面圖。 圖19(a)~(b)係顯示實施形態2之半導體裝置之電容元件結構的截面圖及平面圖。 圖20係顯示實施形態2之比較例之半導體裝置結構的截面圖。 圖21係顯示實施形態3之半導體裝置結構的截面圖。 圖22係顯示實施形態3之半導體裝置之電容元件結構的截面圖。 圖23係顯示實施形態3之半導體裝置之電容元件結構的截面圖。 圖24(a)~(b)係顯示實施形態4之應用例1之PLL電路及低通濾波器的電路圖。 圖25(a)~(c)係顯示實施形態4之應用例3之n型變容器部的截面圖、電路圖及其電容變化圖。 圖26(a)~(c)係實施形態4之應用例3之p型變容器部的截面圖、電路圖及其電容變化圖。 圖27(a)~(b)係實施形態4之應用例3之電容元件結構的電路圖及其電容變化圖。

Claims (20)

  1. 一種半導體裝置，包含： SOI基板，其具有分別被元件分離區域所包圍之第一活性區域及第二活性區域，且具有支持基板、形成於該支持基板上之絕緣層及形成於該絕緣層上之半導體層； 電容元件，形成於該第一活性區域；及 第一MISFET，形成於該第二活性區域， 該第一MISFET具有： 第一閘極電極，隔著第一閘極絕緣膜形成於該第二活性區域之該半導體層上；及 第一源極、汲極區域，其在該第二活性區域中，形成於該第一閘極電極兩側之該半導體層中， 該電容元件具有： 上部電極，由該第一活性區域之該半導體層構成； 電容絕緣膜，由該第一活性區域之該絕緣層構成； 下部電極，其由該第一活性區域之該支持基板構成；及 下部電極之引出部，設置在該第一活性區域之該絕緣層的開口部且與該支持基板連接。
  2. 如申請專利範圍第1項之半導體裝置，更具有： 第三活性區域，被該SOI基板之該元件分離區域所包圍；及 第二MISFET，形成於該第三活性區域中， 該第二MISFET具有： 第二閘極電極，其在該第三活性區域中，隔著第二閘極絕緣膜形成於去除該半導體層及該絕緣層後之該支持基板上；及 第二源極、汲極區域，在該第三活性區域中，形成於該第二閘極電極兩側之該支持基板中。
  3. 如申請專利範圍第1項之半導體裝置，其中，該電容元件之電容係由在該第一活性區域中之該支持基板與該半導體層的重疊區域決定。
  4. 如申請專利範圍第2項之半導體裝置，其中，該上部電極係含有與該第一源極、汲極區域相同導電型之雜質的第一半導體區域。
  5. 如申請專利範圍第4項之半導體裝置，其中，該下部電極之該引出部係為設置在該支持基板中且含有與該第二源極、汲極區域相同導電型之雜質的第二半導體區域。
  6. 如申請專利範圍第5項之半導體裝置，更具有： 層間絕緣膜，形成於該電容元件、第一MISFET及第二MISFET上； 第一連接部，在該層間絕緣膜中且形成於該第一半導體區域上；及 第二連接部，在該層間絕緣膜中且形成於該第二半導體區域上。
  7. 如申請專利範圍第2項之半導體裝置，其中： 該上部電極形成於該第一活性區域之第一區域中， 該下部電極之該引出部形成於該第一活性區域之第二區域中， 該第一區域及該第二區域分別被該元件分離區域所包圍， 該電容元件之電容係由在該第一區域中之該支持基板與該半導體層的重疊區域決定。
  8. 如申請專利範圍第7項之半導體裝置，其中，該上部電極係為含有與該第一源極、汲極區域相同導電型之雜質的第一半導體區域。
  9. 如申請專利範圍第8項之半導體裝置，其中，該下部電極之該引出部係為設置在該支持基板中且含有與該第二源極、汲極區域相同導電型之雜質的第二半導體區域。
  10. 如申請專利範圍第9項之半導體裝置，其中： 該下部電極之該引出部係設置在該支持基板且設置在含有與該第二源極、汲極區域相同導電型之雜質的第三半導體區域中， 該第三半導體區域之下部被含有與該第三半導體區域相反導電型之雜質的第四半導體區域所覆蓋。
  11. 如申請專利範圍第9項之半導體裝置，更具有： 層間絕緣膜，形成於該電容元件、第一MISFET及第二MISFET上； 第一連接部，在該層間絕緣膜中且形成於該第一半導體區域上；及 第二連接部，在該層間絕緣膜中且形成於該第二半導體區域上。
  12. 一種半導體裝置，具有： SOI基板，其具有分別被元件分離區域所包圍之第一活性區域及第二活性區域，且具有支持基板、形成於該支持基板上之絕緣層及形成於該絕緣層上之半導體層； 可變電容元件，形成於該第一活性區域中；及 第一MISFET，形成於該第二活性區域中， 該第一MISFET具有： 第一閘極電極，隔著第一閘極絕緣膜形成於該第二活性區域之該半導體層上；及 第一源極、汲極區域，在該第二活性區域中，形成於該第一閘極電極兩側之該半導體層中， 該可變電容元件具有： 第二閘極電極，隔著第二閘極絕緣膜形成於該第一活性區域之該半導體層上； 第二源極、汲極區域，在該第一活性區域中，形成於該第二閘極電極兩側之該半導體層中；及 引出部，設置在該第一活性區域中且與該支持基板連接， 該第二閘極電極形成於該第一活性區域中， 該引出部形成於該第一活性區域之第二區域中， 該第一區域及該第二區域分別被該元件分離區域所包圍， 該引出部設置在該支持基板且設置在含有與該第二源極、汲極區域相反導電型之雜質的第一半導體區域中， 該第一半導體區域之下部被含有與該第一半導體區域相反導電型之雜質的第二半導體區域所覆蓋。
  13. 如申請專利範圍第12項之半導體裝置，更具有： 第三活性區域，被該SOI基板之該元件分離區域包圍；及 第二MISFET，其形成於該第三活性區域中， 該第二MISFET具有： 第三閘極電極，在該第三活性區域中，隔著第三閘極絕緣膜形成於去除該半導體層及該絕緣層後之該支持基板上；及 第三源極、汲極區域，在該第三活性區域中，形成於該第三閘極電極兩側之該支持基板中。
  14. 如申請專利範圍第12項之半導體裝置，其中，該引出部含有與該第一半導體區域相同導電型之雜質。
  15. 如申請專利範圍第14項之半導體裝置，更具有： 層間絕緣膜，形成於該可變電容元件、該第一MISFET及第二MISFET上； 第一連接部，在該層間絕緣膜中且形成於該第二源極、汲極區域上；及 第二連接部，在該層間絕緣膜中且形成於該第二閘極電極及該引出部上。
  16. 一種半導體裝置之製造方法，包含以下步驟： (a)準備SOI基板，該SOI基板具有支持基板、形成於該支持基板上之絕緣層及形成於該絕緣層上之半導體層； (b)形成包圍第一活性區域、第二活性區域及第三活性區域之元件分離區域； (c)在該第一活性區域之該支持基板中形成第一導電型之第一井，在該第二活性區域之該支持基板中形成與該第一導電型相反導電型之第二導電型的第二井，並在該第三活性區域之該支持基板中形成該第二導電型之第三井； (d)去除該第一活性區域之第一區域及該第三活性區域之該支持基板及該絕緣層； (e)在該第二活性區域之該半導體層上隔著第一閘極絕緣膜形成第一閘極電極，並在該第三活性區域之該第三井上隔著第二閘極絕緣膜形成第二閘極電極；及 (f)在該第一閘極電極兩側之該半導體層中形成第一源極、汲極區域，在該第一活性區域之該半導體層中形成該第一導電型之第一半導體區域，在該第二閘極電極兩側之該支持基板中形成第二源極、汲極區域，並在該第一活性區域之第一區域的該支持基板中形成該第一導電型之第二半導體區域， 該第一活性區域之該半導體層成為電容元件之上部電極， 該第一活性區域之該絕緣層成為該電容元件之電容絕緣膜， 該第一活性區域之該支持基板成為該電容元件之下部電極， 該第一活性區域之該第一半導體區域成為該下部電極之引出部。
  17. 如申請專利範圍第16項之半導體裝置之製造方法，其中，該(f)步驟之該第一源極、汲極區域及該第一導電型之該第一半導體區域係藉由相同雜質導入步驟形成。
  18. 如申請專利範圍第16項之半導體裝置之製造方法，其中，該(f)步驟之該第二源極、汲極區域及該第一導電型之該第二半導體區域係藉由相同雜質導入步驟形成。
  19. 如申請專利範圍第16項之半導體裝置之製造方法，更具有以下步驟： (g)在該第一活性區域、該第二活性區域及該第三活性區域中形成層間絕緣膜；及 (h)於該層間絕緣膜中，在該第一半導體區域及該第二半導體區域中形成連接部。
  20. 如申請專利範圍第16項之半導體裝置之製造方法，其中，在該(b)步驟中，形成分別包圍著該第一活性區域之該第一區域及該第一區域以外之區域亦即第二區域的該元素分離區域。
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