JP5942471B2 - 半導体装置 - Google Patents
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Description
本発明の各実施形態における半導体装置は、配線パターンにより形成される容量素子を有する半導体装置であり、回路形成領域、及び回路形成領域とは異なる領域である容量形成領域を有する。回路形成領域には、配線パターンを用いた容量素子とは異なる電界効果トランジスタ等の通常の回路素子が形成され、容量形成領域には、配線パターンを用いた容量素子が形成されている。なお、以下の説明では、半導体装置の容量形成領域についてのみ説明するが、回路形成領域については従来の半導体装置と同様である。また、以下に示す断面図において、基板上及び配線層の層間絶縁膜については明示していないが、一般的な半導体装置と同様に層間絶縁膜が形成されている。
本発明の第1の実施形態について説明する。
図1は、第1の実施形態における半導体装置の構成例を示す概略平面図である。図2は、図1に示したA−A’線に沿った断面を示す概略断面図であり、図3は、図1に示したB−B’線に沿った断面を示す概略断面図である。
本発明の第2の実施形態について説明する。
図7は、第2の実施形態における半導体装置の構成例を示す概略平面図である。図8(a)は、図7に示したA−A’線に沿った断面を示す概略断面図であり、図8(b)は、図7に示したB−B’線に沿った断面を示す概略断面図である。図9(a)は、図7に示したC−C’線に沿った断面を示す概略断面図であり、図9(b)は、図7に示したD−D’線に沿った断面を示す概略断面図である。
次に、本発明の第3の実施形態について説明する。
図10は、第3の実施形態における半導体装置の構成例を示す概略平面図である。図11(a)は、図10に示したA−A’線に沿った断面を示す概略断面図であり、図11(b)は、図10に示したB−B’線に沿った断面を示す概略断面図である。図12(a)は、図10に示したC−C’線に沿った断面を示す概略断面図であり、図12(b)は、図10に示したD−D’線に沿った断面を示す概略断面図であり、図12(c)は、図10に示したE−E’線に沿った断面を示す概略断面図である。図10〜図12において、図7〜図9に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第4の実施形態について説明する。
第2及び第3の実施形態では、p型ウェル54及びn型ウェル55上に絶縁膜62を介してダミーパターンであるポリシリコン膜53が形成されている例を示したが、ウェル中に形成された素子分離絶縁膜上にダミーパターンであるポリシリコン膜が形成されている場合にも同様の効果が得られる。
本発明の諸態様を付記として以下に示す。
半導体基板と、
前記半導体基板に形成されたウェル上に第1の絶縁膜を介して形成されたダミーパターンであって、電気的にフローティングである導体パターンと、
前記導体パターンよりも上層の配線層の第2の絶縁膜中に形成され、第1の方向に延在し容量素子の一方の電極を形成する第1の金属配線パターンと、
前記第2の絶縁膜中に形成され、前記第1の方向に延在し前記容量素子の他方の電極を形成する第2の金属配線パターンと
を含み、
前記第1の金属配線パターン及び前記第2の金属配線パターンの各々の下方に、前記導体パターンが上方に形成されたp型ウェル及びn型ウェルが配置されていることを特徴とする半導体装置。
(付記2)
前記第1の金属配線パターン及び前記第2の金属配線パターンの各々の下方に、前記導体パターンが上方に形成されたp型ウェル及びn型ウェルが略均等に配置されていることを特徴とする付記1記載の半導体装置。
(付記3)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルは、前記第1の方向に交差する第2の方向に延在する形状を有し、前記第1の方向において交互に配置されていることを特徴とする付記2記載の半導体装置。
(付記4)
前記導体パターンは、素子分離絶縁膜により画定された素子活性領域に形成されていることを特徴とする付記3記載の半導体装置。
(付記5)
前記導体パターンは、素子活性領域を画定する素子分離絶縁膜上に形成されていることを特徴とする付記3記載の半導体装置。
(付記6)
前記第1の金属配線パターンと前記第2の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする付記3記載の半導体装置。
(付記7)
前記第1の金属配線パターンからの距離と前記第2の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする付記6記載の半導体装置。
(付記8)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルが電気的に接続されていることを特徴とする付記3記載の半導体装置。
(付記9)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする付記3記載の半導体装置。
(付記10)
同層に形成された複数の前記第1の金属配線パターンを有し、前記複数の第1の金属配線パターンが前記第1の方向に交差する第2の方向に延在する第1の接続部により接続されているとともに、
同層に形成され、前記複数の第1の金属配線パターンの間にそれぞれ配置された複数の前記第2の金属配線パターンを有し、前記複数の第2の金属配線パターンが前記第2の方向に延在する第2の接続部により接続されていることを特徴とする付記3記載の半導体装置。
(付記11)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルは、前記第1の方向に延在する形状を有し、前記第1の方向に交差する第2の方向において交互に配置されていることを特徴とする付記1記載の半導体装置。
(付記12)
前記金属配線パターンのそれぞれに対して、前記第2の方向における一方の側の下方に前記導体パターンが上方に形成されたp型ウェルが配置され、前記第2の方向における他方の側の下方に前記導体パターンが上方に形成されたn型ウェルが配置されていることを特徴とする付記11記載の半導体装置。
(付記13)
前記導体パターンは、素子分離絶縁膜により画定された素子活性領域に形成されていることを特徴とする付記12記載の半導体装置。
(付記14)
前記導体パターンは、素子活性領域を画定する素子分離絶縁膜上に形成されていることを特徴とする付記12記載の半導体装置。
(付記15)
前記第1の金属配線パターンと前記第2の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする付記12記載の半導体装置。
(付記16)
前記第1の金属配線パターンからの距離と前記第2の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする付記15記載の半導体装置。
(付記17)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルが電気的に接続されていることを特徴とする付記12記載の半導体装置。
(付記18)
前記導体パターンが上方に形成されたp型ウェル及びn型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする付記12記載の半導体装置。
(付記19)
同層に形成された複数の前記第1の金属配線パターンを有し、前記複数の第1の金属配線パターンが前記第1の方向に交差する第2の方向に延在する第1の接続部により接続されているとともに、
同層に形成され、前記複数の第1の金属配線パターンの間にそれぞれ配置された複数の前記第2の金属配線パターンを有し、前記複数の第2の金属配線パターンが前記第2の方向に延在する第2の接続部により接続されていることを特徴とする付記12記載の半導体装置。
12A、12B、52A、52B 金属配線パターン
13、53 ポリシリコン膜
21、61 半導体基板
22、62 絶縁膜
23、63、71 素子分離絶縁膜
24、54、73 p型ウェル
25、55、74 n型ウェル
Claims (10)
- 半導体基板と、
前記半導体基板に形成されたp型ウェル及びn型ウェルと、
前記p型ウェル及び前記n型ウェルのそれぞれの上に第1の絶縁膜を介して形成されたダミーパターンであって、電気的にフローティングである導体パターンと、
前記導体パターンよりも上層の配線層の第2の絶縁膜中に形成され、第1の方向に延在し容量素子の一方の電極を形成する第1の金属配線パターンと、
前記第2の絶縁膜中であって前記第1の金属配線パターンと同じ配線層に形成され、前記第1の方向に延在し前記容量素子の他方の電極を形成する第2の金属配線パターンと
を含み、
前記第1の金属配線パターン及び前記第2の金属配線パターンの各々の下方に、前記p型ウェル及び前記n型ウェルが配置されていることを特徴とする半導体装置。 - 前記第1の金属配線パターン及び前記第2の金属配線パターンの各々の下方に、前記p型ウェル及び前記n型ウェルが均等に配置されていることを特徴とする請求項1記載の半導体装置。
- 前記p型ウェル及び前記n型ウェルは、前記第1の方向に交差する第2の方向に延在する形状を有し、前記第1の方向において交互に配置されていることを特徴とする請求項2記載の半導体装置。
- 前記p型ウェル及び前記n型ウェルは、前記第1の方向に延在する形状を有し、前記第1の方向に交差する第2の方向において交互に配置されていることを特徴とする請求項1記載の半導体装置。
- 前記金属配線パターンのそれぞれに対して、前記第2の方向における一方の側の下方に前記p型ウェルが配置され、前記第2の方向における他方の側の下方に前記n型ウェルが配置されていることを特徴とする請求項4記載の半導体装置。
- 前記第1の金属配線パターンと前記第2の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- 前記第1の金属配線パターンからの距離と前記第2の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする請求項6記載の半導体装置。
- 前記p型ウェル及び前記n型ウェルが電気的に接続されていることを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
- 前記p型ウェル及び前記n型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
- 同層に形成された複数の前記第1の金属配線パターンを有し、前記複数の第1の金属配線パターンが前記第1の方向に交差する第2の方向に延在する第1の接続部により接続されているとともに、
同層に形成され、前記複数の第1の金属配線パターンの間にそれぞれ配置された複数の前記第2の金属配線パターンを有し、前記複数の第2の金属配線パターンが前記第2の方向に延在する第2の接続部により接続されていることを特徴とする請求項1〜9の何れか1項に記載の半導体装置。
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