JP2675076B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2675076B2 JP2675076B2 JP63146545A JP14654588A JP2675076B2 JP 2675076 B2 JP2675076 B2 JP 2675076B2 JP 63146545 A JP63146545 A JP 63146545A JP 14654588 A JP14654588 A JP 14654588A JP 2675076 B2 JP2675076 B2 JP 2675076B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法に関し、 配線の膜質の劣化をほとんどなくすことができるう
え、配線と基板拡散層とのコンタクト抵抗の低減化を実
現することができる半導体装置の製造方法を提供するこ
とを目的とし、 半導体層内に拡散層を選択的に形成する工程と、前記
拡散層上にコンタクトホールを形成する工程と、前記コ
ンタクトホールを介して前記拡散層とコンタクトを採る
ようにシリコン膜を形成する工程と、前記シリコン膜上
に絶縁膜を形成する工程と、前記シリコン膜に前記絶縁
膜を介して不純物を選択的に導入した後、前記シリコン
膜の活性化のためのアニール処理を行う工程と、前記シ
リコン膜上の前記絶縁膜を除去する工程と、前記シリコ
ン膜上に高融点メタル層又は高融点メタルシリサイド層
を形成する工程と、前記シリコン膜と、前記高融点メタ
ル層または前記高融点メタルシリサイド層とを選択的に
エッチングしてポリサイド構造の配線を形成する工程
と、前記配線を構成する前記高融点メタル層または前記
高融点メタルシリサイド層の低抵抗化のためのアニール
処理を、前記シリコン膜の活性化のためのアニール処理
よりも低い温度で行う工程とを含むように構成する。
え、配線と基板拡散層とのコンタクト抵抗の低減化を実
現することができる半導体装置の製造方法を提供するこ
とを目的とし、 半導体層内に拡散層を選択的に形成する工程と、前記
拡散層上にコンタクトホールを形成する工程と、前記コ
ンタクトホールを介して前記拡散層とコンタクトを採る
ようにシリコン膜を形成する工程と、前記シリコン膜上
に絶縁膜を形成する工程と、前記シリコン膜に前記絶縁
膜を介して不純物を選択的に導入した後、前記シリコン
膜の活性化のためのアニール処理を行う工程と、前記シ
リコン膜上の前記絶縁膜を除去する工程と、前記シリコ
ン膜上に高融点メタル層又は高融点メタルシリサイド層
を形成する工程と、前記シリコン膜と、前記高融点メタ
ル層または前記高融点メタルシリサイド層とを選択的に
エッチングしてポリサイド構造の配線を形成する工程
と、前記配線を構成する前記高融点メタル層または前記
高融点メタルシリサイド層の低抵抗化のためのアニール
処理を、前記シリコン膜の活性化のためのアニール処理
よりも低い温度で行う工程とを含むように構成する。
本発明は、半導体装置の製造方法に係り、詳しくは、
特に配線と基板拡散層とのコンタクト抵抗を小さくする
ことができる半導体装置の製造方法に関するものであ
る。
特に配線と基板拡散層とのコンタクト抵抗を小さくする
ことができる半導体装置の製造方法に関するものであ
る。
近年、LSIの高集積化に伴い配線と、不純物注入によ
って形成された拡散層とのコンタクト抵抗（接触抵抗）
を減少させることが要求されている。低抵抗化を実現す
るための構造の配線としては、ポリサイド構造の配線が
あり、これは例えばTiからなる高融点メタル層または例
えばTiSi2からなる高融点メタルシリサイド層と、ポリ
シリコン膜との２層構造の配線からなる。このポリサイ
ド構造の配線に、高濃度のイオン注入（例えばＰまたは
As等の不純物を注入）と活性化アニール処理を行うこと
により、活性化されたポリサイドの不純物濃度を上げて
拡散層とのコンタクト抵抗を下げるという方法が提案さ
れている。
って形成された拡散層とのコンタクト抵抗（接触抵抗）
を減少させることが要求されている。低抵抗化を実現す
るための構造の配線としては、ポリサイド構造の配線が
あり、これは例えばTiからなる高融点メタル層または例
えばTiSi2からなる高融点メタルシリサイド層と、ポリ
シリコン膜との２層構造の配線からなる。このポリサイ
ド構造の配線に、高濃度のイオン注入（例えばＰまたは
As等の不純物を注入）と活性化アニール処理を行うこと
により、活性化されたポリサイドの不純物濃度を上げて
拡散層とのコンタクト抵抗を下げるという方法が提案さ
れている。
しかしながら、この高濃度のイオン注入と活性化アニ
ール処理を行うと、高融点メタル層または高融点メタル
シリサイド層の膜質が劣化し易いという問題があった。
膜質が劣化するのは、イオン注入によって高融点メタル
層または高融点メタルシリサイド層の結晶がダメージを
受けてアモルファス化または欠陥が生じることによるも
のと考えられる。また、アニール処理を行うと、Siが析
出し易く、このSiによって抵抗が上ってしまったり、ポ
リシリコン膜と高融点メタル層（又は高融点メタルシリ
サイド層）とが剥離したりするという問題もあった。こ
れは微細化すればする程顕著となる。Siが析出するの
は、ストレス緩和と耐酸化性向上のために加えている過
剰のSiが熱によって析出するものと考えられる。
ール処理を行うと、高融点メタル層または高融点メタル
シリサイド層の膜質が劣化し易いという問題があった。
膜質が劣化するのは、イオン注入によって高融点メタル
層または高融点メタルシリサイド層の結晶がダメージを
受けてアモルファス化または欠陥が生じることによるも
のと考えられる。また、アニール処理を行うと、Siが析
出し易く、このSiによって抵抗が上ってしまったり、ポ
リシリコン膜と高融点メタル層（又は高融点メタルシリ
サイド層）とが剥離したりするという問題もあった。こ
れは微細化すればする程顕著となる。Siが析出するの
は、ストレス緩和と耐酸化性向上のために加えている過
剰のSiが熱によって析出するものと考えられる。
したがって、良質で低抵抗な配線と、配線と拡散層と
の間のコンタクト抵抗の小さい接合を得ることが要求さ
れている。
の間のコンタクト抵抗の小さい接合を得ることが要求さ
れている。
従来、高融点メタル層または高融点メタルシリサイド
層と、ポリシリコン膜との２層構造からなるポリサイド
構造の配線と基板拡散層とのコンタクト抵抗を低くする
製造方法としては、ポリシリコン膜上に形成された高融
点メタル層または高融点メタルシリサイド層上からイオ
ン注入を行う方法が採られていた。
層と、ポリシリコン膜との２層構造からなるポリサイド
構造の配線と基板拡散層とのコンタクト抵抗を低くする
製造方法としては、ポリシリコン膜上に形成された高融
点メタル層または高融点メタルシリサイド層上からイオ
ン注入を行う方法が採られていた。
以下、具体的に図面を用いて説明する。
第３図（ａ）〜（ｆ）は従来の半導体装置の製造方法
の一例を説明するための図である。
の一例を説明するための図である。
これらの図において、１は例えばSiからなり、導電型
がｐ型の基板、２は例えばSiO2からなる素子分離絶縁
膜、３は例えばSiO2からなる絶縁膜、４は基板拡散層、
５は例えばSiO2からなる層間絶縁膜、６はコンタクトホ
ール、７はポリシリコン膜、８は例えばTiSi2からなる
高融点メタルシリサイド層（例えばTiからなる高融点メ
タルであってもよい）、９は例えばSiO2（PSGでもよ
い）からなる絶縁膜、10は配線で、ポリシリコン膜７と
高融点メタルシリサイド層８とから構成されている。
がｐ型の基板、２は例えばSiO2からなる素子分離絶縁
膜、３は例えばSiO2からなる絶縁膜、４は基板拡散層、
５は例えばSiO2からなる層間絶縁膜、６はコンタクトホ
ール、７はポリシリコン膜、８は例えばTiSi2からなる
高融点メタルシリサイド層（例えばTiからなる高融点メ
タルであってもよい）、９は例えばSiO2（PSGでもよ
い）からなる絶縁膜、10は配線で、ポリシリコン膜７と
高融点メタルシリサイド層８とから構成されている。
次に、その製造工程について説明する。
まず、第３図（ａ）に示すように例えば熱酸化法によ
り基板１上に膜厚が例えば200Åの絶縁膜３を形成した
後、フィールド酸化により基板１上に膜厚が例えば6000
Åの素子分離絶縁膜２を選択的に形成する。
り基板１上に膜厚が例えば200Åの絶縁膜３を形成した
後、フィールド酸化により基板１上に膜厚が例えば6000
Åの素子分離絶縁膜２を選択的に形成する。
次に、第３図（ｂ）に示すように、例えば不純物が例
えばAs+、トーズ量が例えば4E15cm-2のイオン注入によ
り基板１内に基板拡散層４を選択的に形成した後、例え
ば900〜1000℃の活性化のためのアニール処理を行う。
えばAs+、トーズ量が例えば4E15cm-2のイオン注入によ
り基板１内に基板拡散層４を選択的に形成した後、例え
ば900〜1000℃の活性化のためのアニール処理を行う。
次に、第３図（ｃ）に示すように、例えばRIE法によ
り絶縁膜３を選択的にエッチングした後、例えばCVD法
により全面にSiO2を堆積して膜厚が例えば2000Åの層間
絶縁膜５を形成する。次いで、例えばRIE法により層間
絶縁膜５を選択的にエッチングしてコンタクトホール６
を基板拡散層４上に形成する。この時、基板拡散層４が
露出する。
り絶縁膜３を選択的にエッチングした後、例えばCVD法
により全面にSiO2を堆積して膜厚が例えば2000Åの層間
絶縁膜５を形成する。次いで、例えばRIE法により層間
絶縁膜５を選択的にエッチングしてコンタクトホール６
を基板拡散層４上に形成する。この時、基板拡散層４が
露出する。
次に、第３図（ｄ）に示すように、例えばCVD法によ
りポリSiを全面に堆積してコンタクトホール６を介して
基板拡散層４とコンタクトを採るように膜厚が例えば10
00Åのポリシリコン膜７を形成した後、例えばスパッタ
法によりポリシリコン膜７上にTiSi2を堆積して膜厚が
例えば2000Åの高融点メタルシリサイド層８を形成す
る。
りポリSiを全面に堆積してコンタクトホール６を介して
基板拡散層４とコンタクトを採るように膜厚が例えば10
00Åのポリシリコン膜７を形成した後、例えばスパッタ
法によりポリシリコン膜７上にTiSi2を堆積して膜厚が
例えば2000Åの高融点メタルシリサイド層８を形成す
る。
次に、第３図（ｅ）に示すように、例えば不純物が
P+、ドーズ量が例えば1E16cm-2のイオン注入を行う。
P+、ドーズ量が例えば1E16cm-2のイオン注入を行う。
そして、例えばRIE法により高融点メタルシリサイド
層８及びポリシリコン膜７を選択的にエッチングして配
線10を形成した後、例えばCVD法により配線10を覆うよ
うにSiO2を堆積して膜厚が例えば1000Åの絶縁膜９を形
成する。次いで、不純物の活性化と高融点メタルシリサ
イド層８の低抵抗化を含めて例えば950℃のアニール処
理を行うことにより、第３図（ｆ）に示すような構造の
半導体装置が完成する。
層８及びポリシリコン膜７を選択的にエッチングして配
線10を形成した後、例えばCVD法により配線10を覆うよ
うにSiO2を堆積して膜厚が例えば1000Åの絶縁膜９を形
成する。次いで、不純物の活性化と高融点メタルシリサ
イド層８の低抵抗化を含めて例えば950℃のアニール処
理を行うことにより、第３図（ｆ）に示すような構造の
半導体装置が完成する。
〔発明が解決しようとする課題〕 しかしながら、このような従来の半導体装置の製造方
法にあっては、ポリサイド構造の配線10に高濃度のイオ
ン注入と活性化アニール処理を行うことにより配線10と
基板拡散層４とのコンタクト抵抗を下げる方法である
が、配線10、特に高融点メタルシリサイド層８（例えば
Ti等の高融点メタルでも同様）の膜質が劣化し易いとい
う問題点があった。膜質が劣化するのは、イオン注入に
よって高融点メタルシリサイド層８の結晶がダメージを
受けてアモルファス化または欠陥が生じることによるも
のと考えられる。
法にあっては、ポリサイド構造の配線10に高濃度のイオ
ン注入と活性化アニール処理を行うことにより配線10と
基板拡散層４とのコンタクト抵抗を下げる方法である
が、配線10、特に高融点メタルシリサイド層８（例えば
Ti等の高融点メタルでも同様）の膜質が劣化し易いとい
う問題点があった。膜質が劣化するのは、イオン注入に
よって高融点メタルシリサイド層８の結晶がダメージを
受けてアモルファス化または欠陥が生じることによるも
のと考えられる。
また、アニール処理を行うとSiが析出し易く、このSi
によって抵抗が上ってしまったり、ポリシリコン膜７と
高融点メタルシリサイド層８とが剥離したりするという
問題点があった。Siが析出するのは、ストレス緩和と耐
酸化性向上のために加えている過剰のSiが熱によって析
出するものと考えられる。
によって抵抗が上ってしまったり、ポリシリコン膜７と
高融点メタルシリサイド層８とが剥離したりするという
問題点があった。Siが析出するのは、ストレス緩和と耐
酸化性向上のために加えている過剰のSiが熱によって析
出するものと考えられる。
そこで本発明は、配線の膜質の劣化をほとんどなくす
ことができるうえ、配線と基板拡散層とのコンタクト抵
抗の低減化を実現することができる半導体装置の製造方
法を提供することを目的としている。
ことができるうえ、配線と基板拡散層とのコンタクト抵
抗の低減化を実現することができる半導体装置の製造方
法を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成の
ため、 半導体層内に拡散層を選択的に形成する工程と、前記
拡散層上にコンタクトホールを形成する工程と、前記コ
ンタクトホールを介して前記拡散層とコンタクトを採る
ようにシリコン膜を形成する工程と、前記シリコン膜上
に絶縁膜を形成する工程と、前記シリコン膜に前記絶縁
膜を介して不純物を選択的に導入した後、前記シリコン
膜の活性化のためのアニール処理を行う工程と、前記シ
リコン膜上の前記絶縁膜を除去する工程と、前記シリコ
ン膜上に高融点メタル層又は高融点メタルシリサイド層
を形成する工程と、前記シリコン膜と、前記高融点メタ
ル層または前記高融点メタルシリサイド層とを選択的に
エッチングしてポリサイド構造の配線を形成する工程
と、前記配線を構成する前記高融点メタル層または前記
高融点メタルシリサイド層の低抵抗化のためのアニール
処理を、前記シリコン膜の活性化のためのアニール処理
よりも低い温度で行う工程とを含むものである。
ため、 半導体層内に拡散層を選択的に形成する工程と、前記
拡散層上にコンタクトホールを形成する工程と、前記コ
ンタクトホールを介して前記拡散層とコンタクトを採る
ようにシリコン膜を形成する工程と、前記シリコン膜上
に絶縁膜を形成する工程と、前記シリコン膜に前記絶縁
膜を介して不純物を選択的に導入した後、前記シリコン
膜の活性化のためのアニール処理を行う工程と、前記シ
リコン膜上の前記絶縁膜を除去する工程と、前記シリコ
ン膜上に高融点メタル層又は高融点メタルシリサイド層
を形成する工程と、前記シリコン膜と、前記高融点メタ
ル層または前記高融点メタルシリサイド層とを選択的に
エッチングしてポリサイド構造の配線を形成する工程
と、前記配線を構成する前記高融点メタル層または前記
高融点メタルシリサイド層の低抵抗化のためのアニール
処理を、前記シリコン膜の活性化のためのアニール処理
よりも低い温度で行う工程とを含むものである。
本発明は、半導体層内に拡散層が選択的に形成され、
拡散層上にコンタクトホールが形成された後、コンタク
トホールを介して拡散層とコンタクトを採るようにシリ
コン膜が形成される。次いで、シリコン膜上に絶縁膜が
形成され、絶縁膜を介してシリコン膜に不純物が選択的
に導入され、シリコン膜の活性化のためのアニール処理
が行われた後、シリコン膜上の絶縁膜が除去され、シリ
コン膜上に高融点メタル層または高融点メタルシリサイ
ド層が形成される。そして、シリコン膜と、高融点メタ
ル層または高融点メタルシリサイド層とが選択的にエッ
チングされてポリサイド構造の配線が形成された後、配
線を構成する高融点メタル層又は高融点メタルシリサイ
ド層の低抵抗化のためのアニール処理が、シリコン膜の
活性化のためのアニール処理よりも低い温度で行われ
る。
拡散層上にコンタクトホールが形成された後、コンタク
トホールを介して拡散層とコンタクトを採るようにシリ
コン膜が形成される。次いで、シリコン膜上に絶縁膜が
形成され、絶縁膜を介してシリコン膜に不純物が選択的
に導入され、シリコン膜の活性化のためのアニール処理
が行われた後、シリコン膜上の絶縁膜が除去され、シリ
コン膜上に高融点メタル層または高融点メタルシリサイ
ド層が形成される。そして、シリコン膜と、高融点メタ
ル層または高融点メタルシリサイド層とが選択的にエッ
チングされてポリサイド構造の配線が形成された後、配
線を構成する高融点メタル層又は高融点メタルシリサイ
ド層の低抵抗化のためのアニール処理が、シリコン膜の
活性化のためのアニール処理よりも低い温度で行われ
る。
したがって、配線の低抵抗化をシリコン膜の活性化ア
ニール処理の温度よりも低温でアニール処理することが
できるので、シリコン膜中の不純物が高融点メタル層ま
たは高融点メタルシリサイド層中に再分布し難くなり、
配線と拡散層とのコンタクト抵抗の低減化が実現できる
ようになる。また、シリコン膜の活性化アニール処理を
行った後に、高融点メタル層または高融点メタルシリサ
イド層を形成できるようになるので、高温による高融点
メタル層または高融点メタルシリサイド層の膜質の劣化
を抑えることができるようになる。
ニール処理の温度よりも低温でアニール処理することが
できるので、シリコン膜中の不純物が高融点メタル層ま
たは高融点メタルシリサイド層中に再分布し難くなり、
配線と拡散層とのコンタクト抵抗の低減化が実現できる
ようになる。また、シリコン膜の活性化アニール処理を
行った後に、高融点メタル層または高融点メタルシリサ
イド層を形成できるようになるので、高温による高融点
メタル層または高融点メタルシリサイド層の膜質の劣化
を抑えることができるようになる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｇ）は本発明に係る半導体装置の製
造方法の一実施例を説明するための図である。図示例の
半導体装置は、例えばＮチャネルトランジスタに適用す
る場合を示している。
造方法の一実施例を説明するための図である。図示例の
半導体装置は、例えばＮチャネルトランジスタに適用す
る場合を示している。
これらの図において、第３図（ａ）〜（ｆ）と同一符
号は同一または相当部分を示し、21は例えばSiO2からな
る絶縁膜である。
号は同一または相当部分を示し、21は例えばSiO2からな
る絶縁膜である。
次に、その製造工程について説明する。なお、第１図
（ａ）〜（ｃ）は従来例の第３図（ａ）〜（ｃ）で説明
したものと同様な工程を行っている。
（ａ）〜（ｃ）は従来例の第３図（ａ）〜（ｃ）で説明
したものと同様な工程を行っている。
まず、第１図（ａ）に示すように、例えば熱酸化法に
より基板１上に膜厚が例えば200Åの絶縁膜３を形成し
た後、フィールド酸化により基板１上に膜厚が例えば60
00Åの素子分離絶縁膜２を選択的に形成する。
より基板１上に膜厚が例えば200Åの絶縁膜３を形成し
た後、フィールド酸化により基板１上に膜厚が例えば60
00Åの素子分離絶縁膜２を選択的に形成する。
次に、第１図（ｂ）に示すように、例えば不純物がAs
+、ドーズ層が例えば4E15cm-2のイオン注入より基板１
内に基板拡散層４を選択的に形成した後、例えば900〜1
000℃で活性化のためのアニール処理を行う。これが本
発明の半導体層内に拡散層を選択的に形成する工程に該
当する。
+、ドーズ層が例えば4E15cm-2のイオン注入より基板１
内に基板拡散層４を選択的に形成した後、例えば900〜1
000℃で活性化のためのアニール処理を行う。これが本
発明の半導体層内に拡散層を選択的に形成する工程に該
当する。
次に、第１図（ｃ）に示すように、例えばRIE法によ
り絶縁膜３を選択的にエッチングした後、例えばCVD法
により全面にSiO2を堆積して膜厚が例えば2000Åの層間
絶縁膜５を形成する。次いで、例えばRIE法により層間
絶縁膜５を選択的にエッチングして基板拡散層４上にコ
ンタクトホール６を形成する。この時、基板拡散層４が
露出する。これが本発明の、拡散層にコンタクトホール
を形成する工程に該当する。
り絶縁膜３を選択的にエッチングした後、例えばCVD法
により全面にSiO2を堆積して膜厚が例えば2000Åの層間
絶縁膜５を形成する。次いで、例えばRIE法により層間
絶縁膜５を選択的にエッチングして基板拡散層４上にコ
ンタクトホール６を形成する。この時、基板拡散層４が
露出する。これが本発明の、拡散層にコンタクトホール
を形成する工程に該当する。
次に、第１図（ｄ）に示すように、例えばCVD法によ
りポリSiを堆積してコンタクトホール６を介して基板拡
散層４とコンタクトを採るように膜厚が例えば1000Åの
ポリシリコン膜７を形成する。これが本発明の、コンタ
クトホールを介して拡散層とコンタクトを採るようにシ
リコン膜を形成する工程に該当する。次いで、例えば熱
酸化法（CVD法でもよい）によりポリシリコン膜７上に
膜厚が例えば100Åの絶縁膜21を形成する。絶縁膜21は
次の工程のイオン注入を行う際の最適化を行う機能を有
するものであるうえ、活性化アニール処理を行う際に不
純物が大気中に拡散するのを防ぐ機能をも有するもので
ある。これが本発明の、シリコン膜上に絶縁膜を形成す
る工程に該当する。
りポリSiを堆積してコンタクトホール６を介して基板拡
散層４とコンタクトを採るように膜厚が例えば1000Åの
ポリシリコン膜７を形成する。これが本発明の、コンタ
クトホールを介して拡散層とコンタクトを採るようにシ
リコン膜を形成する工程に該当する。次いで、例えば熱
酸化法（CVD法でもよい）によりポリシリコン膜７上に
膜厚が例えば100Åの絶縁膜21を形成する。絶縁膜21は
次の工程のイオン注入を行う際の最適化を行う機能を有
するものであるうえ、活性化アニール処理を行う際に不
純物が大気中に拡散するのを防ぐ機能をも有するもので
ある。これが本発明の、シリコン膜上に絶縁膜を形成す
る工程に該当する。
次に、第１図（ｅ）に示すように、不純物が例えば
P+、ドーズ量が例えば8E15cm-2のイオン注入と例えば95
0℃の活性化アニール処理とを行うことによりポリシリ
コン膜７が選択的にドープされる。これが本発明の、シ
リコン膜に絶縁膜を介して不純物を選択的に導入した
後、シリコン膜の活性化のためのアニール処理を行う工
程に該当する。
P+、ドーズ量が例えば8E15cm-2のイオン注入と例えば95
0℃の活性化アニール処理とを行うことによりポリシリ
コン膜７が選択的にドープされる。これが本発明の、シ
リコン膜に絶縁膜を介して不純物を選択的に導入した
後、シリコン膜の活性化のためのアニール処理を行う工
程に該当する。
次に、第１図（ｆ）に示すように、例えばRIE法によ
り絶縁膜21を選択的に除去した後、例えばスパッタ法に
よりポリシリコン膜７上にTiSi2を堆積して膜厚が2000
Åの高融点メタルシリサイド層８を形成する。これが本
発明の、シリコン膜上の絶縁膜を除去する工程およびシ
リコン膜上に高融点メタル層または高融点メタルシリサ
イド層を形成する工程に該当する。次いで、例えばRIE
法により高融点メタルシリサイド層８及びポリシリコン
膜７を選択的にエッチングして配線10を形成する。これ
が本発明のシリコン膜と、高融点メタル層または高融点
メタルシリサイド層とを選択的にエッチングしてポリサ
イド構造の配線を形成する工程に該当する。そして、例
えばCVD法により配線10を覆うようにSiO2を堆積して膜
厚が例えば1000Åの絶縁膜９を形成した後、高融点メタ
ルシリサイド層８の低抵抗化を行うために例えば900℃
のアニール処理を行うことにより、第１図（ｇ）に示す
ような構造の半導体装置が完成する。ここでのアニール
処理は、ポリシリコン膜７の活性化を気にすることな
く、（すでに活性化は十分行われている）高融点メタル
シリサイド層８の低抵抗化を適宜行うように設定すれば
よい。温度は低く、かつ時間は短い方が好ましい。これ
が本発明の、配線を構成する高融点メタル層又は高融点
メタルシリサイド層の低抵抗化のためのアニール処理
を、シリコン膜の活性化のためのアニール処理よりも低
い温度で行う工程に該当する。
り絶縁膜21を選択的に除去した後、例えばスパッタ法に
よりポリシリコン膜７上にTiSi2を堆積して膜厚が2000
Åの高融点メタルシリサイド層８を形成する。これが本
発明の、シリコン膜上の絶縁膜を除去する工程およびシ
リコン膜上に高融点メタル層または高融点メタルシリサ
イド層を形成する工程に該当する。次いで、例えばRIE
法により高融点メタルシリサイド層８及びポリシリコン
膜７を選択的にエッチングして配線10を形成する。これ
が本発明のシリコン膜と、高融点メタル層または高融点
メタルシリサイド層とを選択的にエッチングしてポリサ
イド構造の配線を形成する工程に該当する。そして、例
えばCVD法により配線10を覆うようにSiO2を堆積して膜
厚が例えば1000Åの絶縁膜９を形成した後、高融点メタ
ルシリサイド層８の低抵抗化を行うために例えば900℃
のアニール処理を行うことにより、第１図（ｇ）に示す
ような構造の半導体装置が完成する。ここでのアニール
処理は、ポリシリコン膜７の活性化を気にすることな
く、（すでに活性化は十分行われている）高融点メタル
シリサイド層８の低抵抗化を適宜行うように設定すれば
よい。温度は低く、かつ時間は短い方が好ましい。これ
が本発明の、配線を構成する高融点メタル層又は高融点
メタルシリサイド層の低抵抗化のためのアニール処理
を、シリコン膜の活性化のためのアニール処理よりも低
い温度で行う工程に該当する。
すなわち、上記実施例では、配線10（特に高融点メタ
ルシリサイド層８）の低抵抗化アニール処理の温度（例
えば900℃）がポリシリコン膜７の活性化アニール処理
の温度（例えば950℃）よりも低い温度で行うことがで
き、従来のようにポリシリコン膜７の活性化アニール処
理と配線10の低抵抗化アニール処理を同時に行わずに済
んでおり、配線10の低抵抗化を低温でアニール処理がで
きるとともに、ポリシリコン膜７の活性化アニール処理
を高温で十分行うことができる。したがって、配線10の
膜質の劣化をほとんどなくすことができるうえ、配線10
と基板拡散層４とのコンタクト抵抗の低減化（従来150
Ωμm2であったものが、70Ωμm2まで低減できる）を実
現することができる。コンタクト抵抗の低減化が実現で
きるのは、配線10の低抵抗化を低温（時間は短い方が好
ましい）でアニール処理ができるので、ポリシリコン膜
７中の不純物が配線10を構成する高融点メタルシリサイ
ド層８中に再分布し難くなることによるものと考えられ
る。具体的には第２図に示すように、ポリシリコン膜７
と層間絶縁膜５の界面Ａを通過する電流はポリシリコン
膜７の抵抗が高い場合（電流の分布はコンタクトホール
６部分に集中する）に比較して、コンタクトホール６部
分だけでなく高融点メタルシリサイド層８とポリシリコ
ン膜７の界面に対して垂直方向に均一に流れ易くなり、
高融点メタルシリサイド層８とポリシリコン膜７のコン
タクト抵抗は下がる。このため、高融点メタルシリサイ
ド層８の低抵抗化アニール処理は、ポリシリコン膜７の
活性化アニール処理温度より低い温度で、コンタクト抵
抗を下げることができるのである。また、高融点メタル
シリサイド層８の膜質の劣化を抑えることができるの
は、ポリシリコン膜７の活性化アニール処理を行った後
に高融点メタルシリサイド層８を形成することができる
ので高温による膜質劣化の影響が抑制されるからであ
る。
ルシリサイド層８）の低抵抗化アニール処理の温度（例
えば900℃）がポリシリコン膜７の活性化アニール処理
の温度（例えば950℃）よりも低い温度で行うことがで
き、従来のようにポリシリコン膜７の活性化アニール処
理と配線10の低抵抗化アニール処理を同時に行わずに済
んでおり、配線10の低抵抗化を低温でアニール処理がで
きるとともに、ポリシリコン膜７の活性化アニール処理
を高温で十分行うことができる。したがって、配線10の
膜質の劣化をほとんどなくすことができるうえ、配線10
と基板拡散層４とのコンタクト抵抗の低減化（従来150
Ωμm2であったものが、70Ωμm2まで低減できる）を実
現することができる。コンタクト抵抗の低減化が実現で
きるのは、配線10の低抵抗化を低温（時間は短い方が好
ましい）でアニール処理ができるので、ポリシリコン膜
７中の不純物が配線10を構成する高融点メタルシリサイ
ド層８中に再分布し難くなることによるものと考えられ
る。具体的には第２図に示すように、ポリシリコン膜７
と層間絶縁膜５の界面Ａを通過する電流はポリシリコン
膜７の抵抗が高い場合（電流の分布はコンタクトホール
６部分に集中する）に比較して、コンタクトホール６部
分だけでなく高融点メタルシリサイド層８とポリシリコ
ン膜７の界面に対して垂直方向に均一に流れ易くなり、
高融点メタルシリサイド層８とポリシリコン膜７のコン
タクト抵抗は下がる。このため、高融点メタルシリサイ
ド層８の低抵抗化アニール処理は、ポリシリコン膜７の
活性化アニール処理温度より低い温度で、コンタクト抵
抗を下げることができるのである。また、高融点メタル
シリサイド層８の膜質の劣化を抑えることができるの
は、ポリシリコン膜７の活性化アニール処理を行った後
に高融点メタルシリサイド層８を形成することができる
ので高温による膜質劣化の影響が抑制されるからであ
る。
なお、上記実施例では、半導体装置としてＮチャネル
トランジスタを適用する場合を説明したが、本発明はこ
れに限定されるものではなく、Ｃ MOSトランジスタの
ようなＮチャネル、Ｐチャネル両方を採る構造の場合に
も適用することができる。具体的には、第１図（ｄ）に
示すものに、例えばP+のイオン注入用のレジストパター
ンを形成してP+のイオン注入を行った後、P+イオン注入
用のレジストパターンを除去する。次いで、Ｎチャネル
用の活性化アニール処理を行い、例えばB+のイオン注入
用のレジストパターンを形成してB+のイオン注入を行っ
た後、B+イオン注入用のレジストパターンを除去する。
次いで、第１図（ｆ）に示すように絶縁膜21を除去し、
高融点メタルシリサイド層８を形成した後、高融点メタ
ルシリサイド層８及びポリシリコン膜７を選択的に除去
して配線10を形成する。そして、第１図（ｇ）に示すよ
うに、絶縁膜９を形成した後、高融点メタルシリサイド
層８の低抵抗化アニール処理とB+の活性化アニール処理
を行うことにより、Ｃ MOSトランジスタを形成するこ
とができる。この場合、最初の活性化アニールはＮチャ
ネル用の活性化アニールであり、最後の活性化アニール
はＰチャネル用の活性化と高融点メタルシリサイド層８
の低抵抗化の両方を行うためのものである。両方同時に
行うことができるのはＰチャネルの方はポリシリコン膜
７の抵抗がそれ程、活性化アニール温度依存性がないか
らである。
トランジスタを適用する場合を説明したが、本発明はこ
れに限定されるものではなく、Ｃ MOSトランジスタの
ようなＮチャネル、Ｐチャネル両方を採る構造の場合に
も適用することができる。具体的には、第１図（ｄ）に
示すものに、例えばP+のイオン注入用のレジストパター
ンを形成してP+のイオン注入を行った後、P+イオン注入
用のレジストパターンを除去する。次いで、Ｎチャネル
用の活性化アニール処理を行い、例えばB+のイオン注入
用のレジストパターンを形成してB+のイオン注入を行っ
た後、B+イオン注入用のレジストパターンを除去する。
次いで、第１図（ｆ）に示すように絶縁膜21を除去し、
高融点メタルシリサイド層８を形成した後、高融点メタ
ルシリサイド層８及びポリシリコン膜７を選択的に除去
して配線10を形成する。そして、第１図（ｇ）に示すよ
うに、絶縁膜９を形成した後、高融点メタルシリサイド
層８の低抵抗化アニール処理とB+の活性化アニール処理
を行うことにより、Ｃ MOSトランジスタを形成するこ
とができる。この場合、最初の活性化アニールはＮチャ
ネル用の活性化アニールであり、最後の活性化アニール
はＰチャネル用の活性化と高融点メタルシリサイド層８
の低抵抗化の両方を行うためのものである。両方同時に
行うことができるのはＰチャネルの方はポリシリコン膜
７の抵抗がそれ程、活性化アニール温度依存性がないか
らである。
上記各実施例では、ポリシリコン膜７上にTiSi2から
なる高融点メタルシリサイド層８を形成したポリサイド
構造について説明したが、本発明はこれに限定されるも
のではなく、例えばポリシリコン膜７上にTiSi2以外の
チタンタングステン（TiW）等の高融点メタルシリサイ
ドを形成したポリサイド構造にしてもよいし、ポリシリ
コン膜７上に例えばチタン（Ti）、タングステン
（Ｗ）、タンタル（Ta）、モリブデン（Mo）、コバルト
（Co）、ハフニウム（Hf）等の高融点メタル層を形成し
た構造のポリサイド構造にしてもよい。上記実施例は、
Si基板１内に拡散層４を形成する場合について説明した
が、本発明はこれのみに限定されるものではなく、要は
半導体層内に拡散層４を形成する場合であればよく、例
えばSi基板１以外のSOI基板の素子基板や支持基板、ガ
ラス上に被着させた薄いシリコン膜等内に拡散層４を形
成する場合であってもよい。上記実施例は、コンタクト
ホール６を介して拡散層４とコンタクトを取るようにポ
リシリコン膜７を形成したが、本発明はこれのみに限定
されるものではなく、要はシリコン膜であればよく、ポ
リシリコン膜７以外の例えばエピタキシャル成長による
シリコン膜であってもよい。
なる高融点メタルシリサイド層８を形成したポリサイド
構造について説明したが、本発明はこれに限定されるも
のではなく、例えばポリシリコン膜７上にTiSi2以外の
チタンタングステン（TiW）等の高融点メタルシリサイ
ドを形成したポリサイド構造にしてもよいし、ポリシリ
コン膜７上に例えばチタン（Ti）、タングステン
（Ｗ）、タンタル（Ta）、モリブデン（Mo）、コバルト
（Co）、ハフニウム（Hf）等の高融点メタル層を形成し
た構造のポリサイド構造にしてもよい。上記実施例は、
Si基板１内に拡散層４を形成する場合について説明した
が、本発明はこれのみに限定されるものではなく、要は
半導体層内に拡散層４を形成する場合であればよく、例
えばSi基板１以外のSOI基板の素子基板や支持基板、ガ
ラス上に被着させた薄いシリコン膜等内に拡散層４を形
成する場合であってもよい。上記実施例は、コンタクト
ホール６を介して拡散層４とコンタクトを取るようにポ
リシリコン膜７を形成したが、本発明はこれのみに限定
されるものではなく、要はシリコン膜であればよく、ポ
リシリコン膜７以外の例えばエピタキシャル成長による
シリコン膜であってもよい。
〔効 果〕 本発明によれば、配線の膜質の劣化をほとんどなくす
ことができるうえ、配線と基板拡散層とのコンタクト抵
抗の低減化を実現することができるという効果がある。
ことができるうえ、配線と基板拡散層とのコンタクト抵
抗の低減化を実現することができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は一実施例の効果を説明する図、 第３図は従来の半導体装置の製造方法の一例を説明する
図である。 １……基板、 ２……素子分離絶縁膜、 ３……絶縁膜、 ４……基板拡散層、 ５……層間絶縁膜、 ６……コンタクトホール、 ７……ポリシリコン膜、 ８……高融点メタルシリサイド層、 ９……絶縁膜、 10……配線、 21……絶縁膜。
を説明する図、 第２図は一実施例の効果を説明する図、 第３図は従来の半導体装置の製造方法の一例を説明する
図である。 １……基板、 ２……素子分離絶縁膜、 ３……絶縁膜、 ４……基板拡散層、 ５……層間絶縁膜、 ６……コンタクトホール、 ７……ポリシリコン膜、 ８……高融点メタルシリサイド層、 ９……絶縁膜、 10……配線、 21……絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−40761（ＪＰ，Ａ) 特開 昭61−501532（ＪＰ，Ａ) 特開 昭58−196017（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体層内に拡散層を選択的に形成する工
程と、 前記拡散層上にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記拡散層とコンタクト
を採るようにシリコン膜を形成する工程と、 前記シリコン膜上に絶縁膜を形成する工程と、 前記シリコン膜に前記絶縁膜を介して不純物を選択的に
導入した後、前記シリコン膜の活性化のためのアニール
処理を行う工程と、 前記シリコン膜上の前記絶縁膜を除去する工程と、 前記シリコン膜上に高融点メタル層又は高融点メタルシ
リサイド層を形成する工程と、 前記シリコン膜と、前記高融点メタル層または前記高融
点メタルシリサイド層とを選択的にエッチングしてポリ
サイド構造の配線を形成する工程と、 前記配線を構成する前記高融点メタル層または前記高融
点メタルシリサイド層の低抵抗化のためのアニール処理
を、前記シリコン膜の活性化のためのアニール処理より
も低い温度で行う工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146545A JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146545A JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022118A JPH022118A (ja) | 1990-01-08 |
| JP2675076B2 true JP2675076B2 (ja) | 1997-11-12 |
Family
ID=15410078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146545A Expired - Fee Related JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675076B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2727966B2 (ja) * | 1994-06-06 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821820A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 半導体装置の製造方法 |
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6240761A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JP2698585B2 (ja) * | 1987-05-13 | 1998-01-19 | 株式会社東芝 | ポリサイド電極の形成方法 |
-
1988
- 1988-06-14 JP JP63146545A patent/JP2675076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022118A (ja) | 1990-01-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
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