JPH08250449A - 半導体装置の接続孔の形成方法 - Google Patents
半導体装置の接続孔の形成方法Info
- Publication number
- JPH08250449A JPH08250449A JP4935595A JP4935595A JPH08250449A JP H08250449 A JPH08250449 A JP H08250449A JP 4935595 A JP4935595 A JP 4935595A JP 4935595 A JP4935595 A JP 4935595A JP H08250449 A JPH08250449 A JP H08250449A
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- JP
- Japan
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- insulating film
- region
- connection hole
- forming
- substrate
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- Pending
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、膜厚の異なる絶縁膜に接続孔を形
成する際に下地のオーバエッチングの防止を図る。 【構成】 第１工程で、少なくとも上面側にシリサイド
層14（または高融点金属層）を設けた第１領域12と少な
くとも上面側にシリサイド層15（または高融点金属層）
を設けた第２領域13とを備えた基板11上に、各第１，第
２領域12，13とに対してエッチング選択性を有する第１
絶縁膜16を形成し、次いで第２工程で、第１絶縁膜16上
に第１，第２領域12，13上で膜厚が異なる第２絶縁膜17
を形成する。続いて第３工程で、第１，第２領域12，13
上の第２絶縁膜17に第１，第２上部接続孔18，19を形成
し、さらに第４工程で、第１絶縁膜16に第１上部接続孔
18に連続する第１下部接続孔20を形成し、第２上部接続
孔19に連続する第２下部接続孔21を形成する。
成する際に下地のオーバエッチングの防止を図る。 【構成】 第１工程で、少なくとも上面側にシリサイド
層14（または高融点金属層）を設けた第１領域12と少な
くとも上面側にシリサイド層15（または高融点金属層）
を設けた第２領域13とを備えた基板11上に、各第１，第
２領域12，13とに対してエッチング選択性を有する第１
絶縁膜16を形成し、次いで第２工程で、第１絶縁膜16上
に第１，第２領域12，13上で膜厚が異なる第２絶縁膜17
を形成する。続いて第３工程で、第１，第２領域12，13
上の第２絶縁膜17に第１，第２上部接続孔18，19を形成
し、さらに第４工程で、第１絶縁膜16に第１上部接続孔
18に連続する第１下部接続孔20を形成し、第２上部接続
孔19に連続する第２下部接続孔21を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の絶縁膜、
例えば層間絶縁膜に設けられる接続孔の形成方法に関す
る。
例えば層間絶縁膜に設けられる接続孔の形成方法に関す
る。
【０００２】
【従来の技術】高速デバイスに必要な項目の一つとして
配線抵抗の低抵抗化があげられる。その一つには、ゲー
ト電極に用いる多結晶シリコンおよびソース・ドレイン
拡散層をシリサイド化することにより低抵抗化する技術
がある。特にゲート電極上部とソース・ドレイン拡散層
上部を自己整合的にシリサイド化する技術は、サリサイ
ド（SALICIDE）技術と呼ばれている。
配線抵抗の低抵抗化があげられる。その一つには、ゲー
ト電極に用いる多結晶シリコンおよびソース・ドレイン
拡散層をシリサイド化することにより低抵抗化する技術
がある。特にゲート電極上部とソース・ドレイン拡散層
上部を自己整合的にシリサイド化する技術は、サリサイ
ド（SALICIDE）技術と呼ばれている。
【０００３】一方、トランジスタ形成後に高温熱処理を
必要としない工程では配線材料として主としてアルミニ
ウム系金属が用いられている。近年は集積度の観点から
配線が多層化しているが、アルミニウム系配線は段差被
覆性が十分に得られないため、配線の断線を防止するた
めに層間絶縁膜の平坦化が必要となっている。また、段
差が大きいリソグラフィー工程での焦点深度余裕が十分
に取れないので、この点からも層間絶縁膜の平坦化が必
要になっている。
必要としない工程では配線材料として主としてアルミニ
ウム系金属が用いられている。近年は集積度の観点から
配線が多層化しているが、アルミニウム系配線は段差被
覆性が十分に得られないため、配線の断線を防止するた
めに層間絶縁膜の平坦化が必要となっている。また、段
差が大きいリソグラフィー工程での焦点深度余裕が十分
に取れないので、この点からも層間絶縁膜の平坦化が必
要になっている。
【０００４】上記サリサイド技術と層間絶縁膜の平坦化
とを組み合わせた場合で、ゲート電極上の層間絶縁膜と
拡散層上の層間絶縁膜とに接続孔を形成する例を、図４
の形成工程図によって説明する。
とを組み合わせた場合で、ゲート電極上の層間絶縁膜と
拡散層上の層間絶縁膜とに接続孔を形成する例を、図４
の形成工程図によって説明する。
【０００５】図４の（１）に示すように、基板１１１上
にはゲート絶縁膜１１２を介してゲート電極１１３が形
成され、さらにゲート電極１１３の両側における基板１
１１にはソース・ドレイン拡散層１１４，１１５が形成
されている。そしてゲート電極１１３，ソース・ドレイ
ン領域１１４，１１５の各上層にはシリサイド層１１
６，１１７，１１８が形成されている。このような基板
１１１に層間絶縁膜１２１を形成する。なお、図では、
素子分離領域およびゲート電極の側壁に形成したサイド
ウォールも示した。
にはゲート絶縁膜１１２を介してゲート電極１１３が形
成され、さらにゲート電極１１３の両側における基板１
１１にはソース・ドレイン拡散層１１４，１１５が形成
されている。そしてゲート電極１１３，ソース・ドレイ
ン領域１１４，１１５の各上層にはシリサイド層１１
６，１１７，１１８が形成されている。このような基板
１１１に層間絶縁膜１２１を形成する。なお、図では、
素子分離領域およびゲート電極の側壁に形成したサイド
ウォールも示した。
【０００６】その後図４の（２）に示すように、リソグ
ラフィー技術とエッチングとによって、ゲート電極１１
３上およびソース・ドレイン拡散層１１４，１１５上の
層間絶縁膜１２１に、ゲート電極１１３およびソース・
ドレイン拡散層１１４，１１５に通じる接続孔１２２，
１２３，１２４を形成する。なお、レジストマスクの図
示は省略した。
ラフィー技術とエッチングとによって、ゲート電極１１
３上およびソース・ドレイン拡散層１１４，１１５上の
層間絶縁膜１２１に、ゲート電極１１３およびソース・
ドレイン拡散層１１４，１１５に通じる接続孔１２２，
１２３，１２４を形成する。なお、レジストマスクの図
示は省略した。
【０００７】
【発明が解決しようとする課題】しかしながら、上記接
続孔の製造方法では、図５に示すように、層間絶縁膜１
２１は、ソース・ドレイン拡散層１１４，１１５上の方
がゲート電極１１３上よりも厚くなっている。そのた
め、ゲート電極１１３上およびソース・ドレイン拡散層
１１４，１１５上の層間絶縁膜１２１に、同時に接続孔
１２２，１２３，１２４を形成した場合には、先にゲー
ト電極１１３上に接続孔１２２が形成される。そして、
接続孔１２２を形成した後もソース・ドレイン領域１１
４，１１５上に接続孔１２３，１２４の形成は続くの
で、このエッチングによって接続孔１２２の底部が過剰
にエッチングされる。そのため、ゲート電極１１３の上
部に形成されているシリサイド層１１６がエッチングさ
れるので、シリサイド層１１６によるゲート電極１１３
の低抵抗化の効果が減少する。
続孔の製造方法では、図５に示すように、層間絶縁膜１
２１は、ソース・ドレイン拡散層１１４，１１５上の方
がゲート電極１１３上よりも厚くなっている。そのた
め、ゲート電極１１３上およびソース・ドレイン拡散層
１１４，１１５上の層間絶縁膜１２１に、同時に接続孔
１２２，１２３，１２４を形成した場合には、先にゲー
ト電極１１３上に接続孔１２２が形成される。そして、
接続孔１２２を形成した後もソース・ドレイン領域１１
４，１１５上に接続孔１２３，１２４の形成は続くの
で、このエッチングによって接続孔１２２の底部が過剰
にエッチングされる。そのため、ゲート電極１１３の上
部に形成されているシリサイド層１１６がエッチングさ
れるので、シリサイド層１１６によるゲート電極１１３
の低抵抗化の効果が減少する。
【０００８】本発明は、下地をエッチングするとなく膜
厚の異なる絶縁膜に接続孔を形成するのに優れた半導体
装置の接続孔の形成方法を提供することを目的とする。
厚の異なる絶縁膜に接続孔を形成するのに優れた半導体
装置の接続孔の形成方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の接続孔の形成方法で
ある。すなわち、第１工程で、少なくとも上面側に高融
点金属層またはシリサイド層を設けた第１領域と少なく
とも上面側に高融点金属層またはシリサイド層を設けた
第２領域とを有する基板上に、各第１，第２領域とに対
してエッチング選択性を有する第１絶縁膜を形成する。
次いで第２工程で、第１絶縁膜上に第１，第２領域上で
膜厚が異なるもので第１絶縁膜に対してエッチング選択
性を有する第２絶縁膜を形成する。続いて第３工程で、
第１領域上の第２絶縁膜に第１上部接続孔を形成し、第
２領域上の第２絶縁膜に第２上部接続孔を形成する。さ
らに第４工程で、第１絶縁膜に第１上部接続孔に連続す
る第１下部接続孔を形成するとともに第２上部接続孔に
連続する第２下部接続孔を形成する。
成するためになされた半導体装置の接続孔の形成方法で
ある。すなわち、第１工程で、少なくとも上面側に高融
点金属層またはシリサイド層を設けた第１領域と少なく
とも上面側に高融点金属層またはシリサイド層を設けた
第２領域とを有する基板上に、各第１，第２領域とに対
してエッチング選択性を有する第１絶縁膜を形成する。
次いで第２工程で、第１絶縁膜上に第１，第２領域上で
膜厚が異なるもので第１絶縁膜に対してエッチング選択
性を有する第２絶縁膜を形成する。続いて第３工程で、
第１領域上の第２絶縁膜に第１上部接続孔を形成し、第
２領域上の第２絶縁膜に第２上部接続孔を形成する。さ
らに第４工程で、第１絶縁膜に第１上部接続孔に連続す
る第１下部接続孔を形成するとともに第２上部接続孔に
連続する第２下部接続孔を形成する。
【００１０】
【作用】上記半導体装置の接続孔の形成方法では、第１
絶縁膜を設けたことから、第２絶縁膜に接続孔を形成す
る際には第１絶縁膜に対してエッチング選択性を有する
第２絶縁膜のエッチングは第１絶縁膜上で停止される。
そのため、第１，第２領域上に第２絶縁膜の膜厚が異な
っている場合でも第１絶縁膜上でエッチングは停止され
る。続いて第１絶縁膜をエッチングして、第１上部接続
孔に連続する第１下部接続孔を形成するとともに第２上
部接続孔に連続する第２下部接続孔を形成する。このと
き、第１，第２領域に対して第１絶縁膜がエッチング選
択性を有するため、第１，第２領域がほとんどエッチン
グされることなく第１絶縁膜はエッチングされる。その
ため、第１，第２領域がほとんどエッチングされること
なく第１，第２下部接続孔が形成される。
絶縁膜を設けたことから、第２絶縁膜に接続孔を形成す
る際には第１絶縁膜に対してエッチング選択性を有する
第２絶縁膜のエッチングは第１絶縁膜上で停止される。
そのため、第１，第２領域上に第２絶縁膜の膜厚が異な
っている場合でも第１絶縁膜上でエッチングは停止され
る。続いて第１絶縁膜をエッチングして、第１上部接続
孔に連続する第１下部接続孔を形成するとともに第２上
部接続孔に連続する第２下部接続孔を形成する。このと
き、第１，第２領域に対して第１絶縁膜がエッチング選
択性を有するため、第１，第２領域がほとんどエッチン
グされることなく第１絶縁膜はエッチングされる。その
ため、第１，第２領域がほとんどエッチングされること
なく第１，第２下部接続孔が形成される。
【００１１】
【実施例】本発明の第１実施例を図１の形成工程図によ
って説明する。
って説明する。
【００１２】図１の（１）に示すように、基板１１に
は、第１領域１２と第２領域１３とが設けられている。
この第１領域１２は、例えば基板１１上に形成された配
線であり、その上面側にはシリサイド層１４が形成され
てる。このシリサイド層１４は高融点金属層であっても
よい。また第２領域１３は、例えば基板１１上に形成さ
れた拡散層であり、その上面側にはシリサイド層１５が
形成されている。このシリサイド層１５は高融点金属層
であってもよい。
は、第１領域１２と第２領域１３とが設けられている。
この第１領域１２は、例えば基板１１上に形成された配
線であり、その上面側にはシリサイド層１４が形成され
てる。このシリサイド層１４は高融点金属層であっても
よい。また第２領域１３は、例えば基板１１上に形成さ
れた拡散層であり、その上面側にはシリサイド層１５が
形成されている。このシリサイド層１５は高融点金属層
であってもよい。
【００１３】まず第１工程では、例えば低圧化学的気相
成長（以下、ＬＰＣＶＤという）法によって、上記基板
１１上に、第１，第２領域１２，１３を覆う状態にし
て、第１，第２領域１２，１３とに対してエッチング選
択性（例えば選択比が３〜５程度以上）を有する第１絶
縁膜１６を形成する。この第１絶縁膜１６は、例えば窒
化シリコン膜で形成することが可能である。なお窒化シ
リコンに対する高融点金属またはシリサイドのエッチン
グ選択比は１０程度となる。
成長（以下、ＬＰＣＶＤという）法によって、上記基板
１１上に、第１，第２領域１２，１３を覆う状態にし
て、第１，第２領域１２，１３とに対してエッチング選
択性（例えば選択比が３〜５程度以上）を有する第１絶
縁膜１６を形成する。この第１絶縁膜１６は、例えば窒
化シリコン膜で形成することが可能である。なお窒化シ
リコンに対する高融点金属またはシリサイドのエッチン
グ選択比は１０程度となる。
【００１４】また上記ＬＰＣＶＤ法では、装置として例
えば、一般のＬＰＣＶＤ装置を用いた。反応気体には、
一例として流量が５０ｓｃｃｍのジクロルシラン（Ｓｉ
Ｈ2Ｃｌ2 ），流量が２００ｓｃｃｍのアンモニア（Ｎ
Ｈ3 ）および流量が２０００ｓｃｃｍの窒素（Ｎ2 ）を
用いた。また反応雰囲気の圧力を例えば７０Ｐａ、基板
温度を例えば７６０℃に設定した。または、ＬＰＣＶＤ
の代わりにプラズマ化学的気相成長（以下プラズマＣＶ
Ｄという）法を用いてもよい。プラズマＣＶＤ法による
成膜では、成膜装置として例えば、一般の平行平板型の
枚葉式プラズマＣＶＤ装置を用い、反応気体には、一例
として流量が５０ｓｃｃｍのモノシラン（ＳｉＨ4 ），
流量が２００ｓｃｃｍのアンモニア（ＮＨ3 ）および流
量が２０００ｓｃｃｍの窒素（Ｎ2 ）を用いる。また反
応雰囲気の圧力を例えば６００Ｐａ、基板温度を例えば
３６０℃に設定する。
えば、一般のＬＰＣＶＤ装置を用いた。反応気体には、
一例として流量が５０ｓｃｃｍのジクロルシラン（Ｓｉ
Ｈ2Ｃｌ2 ），流量が２００ｓｃｃｍのアンモニア（Ｎ
Ｈ3 ）および流量が２０００ｓｃｃｍの窒素（Ｎ2 ）を
用いた。また反応雰囲気の圧力を例えば７０Ｐａ、基板
温度を例えば７６０℃に設定した。または、ＬＰＣＶＤ
の代わりにプラズマ化学的気相成長（以下プラズマＣＶ
Ｄという）法を用いてもよい。プラズマＣＶＤ法による
成膜では、成膜装置として例えば、一般の平行平板型の
枚葉式プラズマＣＶＤ装置を用い、反応気体には、一例
として流量が５０ｓｃｃｍのモノシラン（ＳｉＨ4 ），
流量が２００ｓｃｃｍのアンモニア（ＮＨ3 ）および流
量が２０００ｓｃｃｍの窒素（Ｎ2 ）を用いる。また反
応雰囲気の圧力を例えば６００Ｐａ、基板温度を例えば
３６０℃に設定する。
【００１５】次いで図１の（２）に示す第２工程を行
う。この工程では、常圧化学的気相成長（以下、常圧Ｃ
ＶＤという）法によって、上記第１絶縁膜１６上にこの
第１絶縁膜１６に対してエッチング選択性（例えば選択
比が３〜５程度以上）を有する第２絶縁膜１７を形成す
る。この第２絶縁膜１７は、例えばリンシリケートガラ
ス（以下、ＰＳＧという）からなりその表面が平坦化さ
れるように形成される。また、第１領域１２の方が第２
領域１３よりも高く形成されている。したがって、第１
領域１２上の第２絶縁膜１７の膜厚より第２領域１３上
の第２絶縁膜１７の膜厚の方が厚くなる。
う。この工程では、常圧化学的気相成長（以下、常圧Ｃ
ＶＤという）法によって、上記第１絶縁膜１６上にこの
第１絶縁膜１６に対してエッチング選択性（例えば選択
比が３〜５程度以上）を有する第２絶縁膜１７を形成す
る。この第２絶縁膜１７は、例えばリンシリケートガラ
ス（以下、ＰＳＧという）からなりその表面が平坦化さ
れるように形成される。また、第１領域１２の方が第２
領域１３よりも高く形成されている。したがって、第１
領域１２上の第２絶縁膜１７の膜厚より第２領域１３上
の第２絶縁膜１７の膜厚の方が厚くなる。
【００１６】続いて図１の（３）に示す第３工程を行
う。この工程では、リソグラフィー技術（レジスト塗
布、露光、現像、ベーキング等）により、第２絶縁膜１
７上にレジストマスク３１を形成し、第１，第２領域１
２，１３の上方に開口部３２，３３を形成する。その
後、例えば反応性イオンエッチング（以下、ＲＩＥとい
う）によって、上記第２絶縁膜１６が露出するまで第２
絶縁膜１７をエッチングする。そして、第１領域１２上
の第２絶縁膜１７に第１上部接続孔１８を形成するとと
もに第２領域１３上の第２絶縁膜１７に第２上部接続孔
１９を形成する。
う。この工程では、リソグラフィー技術（レジスト塗
布、露光、現像、ベーキング等）により、第２絶縁膜１
７上にレジストマスク３１を形成し、第１，第２領域１
２，１３の上方に開口部３２，３３を形成する。その
後、例えば反応性イオンエッチング（以下、ＲＩＥとい
う）によって、上記第２絶縁膜１６が露出するまで第２
絶縁膜１７をエッチングする。そして、第１領域１２上
の第２絶縁膜１７に第１上部接続孔１８を形成するとと
もに第２領域１３上の第２絶縁膜１７に第２上部接続孔
１９を形成する。
【００１７】上記ＲＩＥでは、エッチング装置として例
えば、一般の枚葉式マグネトロンＲＩＥ装置を用いた。
エッチング気体には、例えば流量が８ｓｃｃｍのオクタ
フルオロシクロブタン（Ｃ4 Ｆ8 ）および流量が６０ｓ
ｃｃｍの一酸化炭素（ＣＯ）を用いた。また搬送気体に
は、例えば流量が２００ｓｃｃｍのアルゴン（Ａｒ）を
用いた。さらにエッチング雰囲気の圧力を例えば５．３
Ｐａ、高周波電力を例えば１．６ｋＷ、基板温度として
サセプタの温度を例えば３０℃に設定した。
えば、一般の枚葉式マグネトロンＲＩＥ装置を用いた。
エッチング気体には、例えば流量が８ｓｃｃｍのオクタ
フルオロシクロブタン（Ｃ4 Ｆ8 ）および流量が６０ｓ
ｃｃｍの一酸化炭素（ＣＯ）を用いた。また搬送気体に
は、例えば流量が２００ｓｃｃｍのアルゴン（Ａｒ）を
用いた。さらにエッチング雰囲気の圧力を例えば５．３
Ｐａ、高周波電力を例えば１．６ｋＷ、基板温度として
サセプタの温度を例えば３０℃に設定した。
【００１８】その後図１の（４）に示す第４工程を行
う。この工程では、例えばＲＩＥによって、第１絶縁膜
１６に、第１上部接続孔１８に連続して第１下部接続孔
２０を形成するとともに第２上部接続孔１９に連続して
第２下部接続孔２１を形成する。このようにして、第１
上部接続孔１８と第１下部接続孔２０とで第１接続孔２
２を形成し、第２上部接続孔１９と第２下部接続孔２１
とで第２接続孔２３を形成する。
う。この工程では、例えばＲＩＥによって、第１絶縁膜
１６に、第１上部接続孔１８に連続して第１下部接続孔
２０を形成するとともに第２上部接続孔１９に連続して
第２下部接続孔２１を形成する。このようにして、第１
上部接続孔１８と第１下部接続孔２０とで第１接続孔２
２を形成し、第２上部接続孔１９と第２下部接続孔２１
とで第２接続孔２３を形成する。
【００１９】このＲＩＥでは、上記シリサイド層１４お
よびシリサイド層１５が例えばチタンシリサイドで形成
されている場合には、エッチング装置として例えば、一
般の枚葉式マグネトロンＲＩＥ装置を用いた。エッチン
グ気体には、例えば流量が３０ｓｃｃｍのオクタフルオ
ロシクロブタン（Ｃ4 Ｆ8 ）および流量が１７０ｓｃｃ
ｍの一酸化炭素（ＣＯ）を用いた。またエッチング雰囲
気の圧力を例えば５．３Ｐａ、高周波電力を例えば１．
０ｋＷ、基板温度としてサセプタの温度を例えば３０℃
に設定した。
よびシリサイド層１５が例えばチタンシリサイドで形成
されている場合には、エッチング装置として例えば、一
般の枚葉式マグネトロンＲＩＥ装置を用いた。エッチン
グ気体には、例えば流量が３０ｓｃｃｍのオクタフルオ
ロシクロブタン（Ｃ4 Ｆ8 ）および流量が１７０ｓｃｃ
ｍの一酸化炭素（ＣＯ）を用いた。またエッチング雰囲
気の圧力を例えば５．３Ｐａ、高周波電力を例えば１．
０ｋＷ、基板温度としてサセプタの温度を例えば３０℃
に設定した。
【００２０】その後、酸素プラズマアッシングまたは剥
離液を用いたウェット処理によって、上記ＲＩＥで用い
たエッチングマスク３１を除去する。
離液を用いたウェット処理によって、上記ＲＩＥで用い
たエッチングマスク３１を除去する。
【００２１】上記半導体装置の接続孔の形成方法では、
第１絶縁膜１６を形成し、その上面にこの第１絶縁膜１
６に対してエッチング選択性を有する第２絶縁膜１７を
形成した。そのことから、第１，第２領域１２，１３上
の第２絶縁膜１７の膜厚が異なっている場合でも、第２
絶縁膜１７をエッチングして第１，第２上部接続孔１
８，１９を形成した際には第１絶縁膜１６上でそのエッ
チングは停止される。続いて第１，第２領域１２，１３
に対してエッチング選択性を有する第１絶縁膜１６をエ
ッチングしたことから、第１，第２領域１２，１３はほ
とんどエッチングされることなく第１，第２下部接続孔
２０，２１が形成される。したがって、第１，第２領域
１２，１３をほとんどエッチングすることなく第１，第
２接続孔２２，２３は形成される。
第１絶縁膜１６を形成し、その上面にこの第１絶縁膜１
６に対してエッチング選択性を有する第２絶縁膜１７を
形成した。そのことから、第１，第２領域１２，１３上
の第２絶縁膜１７の膜厚が異なっている場合でも、第２
絶縁膜１７をエッチングして第１，第２上部接続孔１
８，１９を形成した際には第１絶縁膜１６上でそのエッ
チングは停止される。続いて第１，第２領域１２，１３
に対してエッチング選択性を有する第１絶縁膜１６をエ
ッチングしたことから、第１，第２領域１２，１３はほ
とんどエッチングされることなく第１，第２下部接続孔
２０，２１が形成される。したがって、第１，第２領域
１２，１３をほとんどエッチングすることなく第１，第
２接続孔２２，２３は形成される。
【００２２】また上記第１実施例では、上記第１領域１
２は配線でなくてもよい。例えば電極であってもよく、
または基板１１に形成された拡散層であってもよい。ま
た上記第２領域１３は拡散層でなくてもよい。例えば配
線または電極であってもよい。さらに上記第１実施例で
は、第１絶縁膜１６を窒化シリコン、第２絶縁膜１７を
ＰＳＧで形成した一例で説明したが、これらの材料に限
定されることはなく、下地に対してエッチング選択性を
有する材料であればよい。また第２絶縁膜１７を平坦化
膜として説明したが、第１，第２領域１２，１３上の第
２絶縁膜１７の膜厚が異なるものであれば、上記第２絶
縁膜１７は平坦化膜でなくてもよい。また第２絶縁膜１
７は複数の絶縁膜を積層した構造であっても差し支えは
ない。なお、第１，第２領域１２，１３上の第２絶縁膜
１７の膜厚がほぼ同等であっても、本発明の形成方法は
適用できる。
２は配線でなくてもよい。例えば電極であってもよく、
または基板１１に形成された拡散層であってもよい。ま
た上記第２領域１３は拡散層でなくてもよい。例えば配
線または電極であってもよい。さらに上記第１実施例で
は、第１絶縁膜１６を窒化シリコン、第２絶縁膜１７を
ＰＳＧで形成した一例で説明したが、これらの材料に限
定されることはなく、下地に対してエッチング選択性を
有する材料であればよい。また第２絶縁膜１７を平坦化
膜として説明したが、第１，第２領域１２，１３上の第
２絶縁膜１７の膜厚が異なるものであれば、上記第２絶
縁膜１７は平坦化膜でなくてもよい。また第２絶縁膜１
７は複数の絶縁膜を積層した構造であっても差し支えは
ない。なお、第１，第２領域１２，１３上の第２絶縁膜
１７の膜厚がほぼ同等であっても、本発明の形成方法は
適用できる。
【００２３】上記接続孔の形成方法に係わる半導体装置
への具体的な適用例を、図２の形成工程図によって以下
に説明する。図では、一例として、金属−絶縁膜−半導
体（以下、ＭＩＳという）トランジスタを示す。
への具体的な適用例を、図２の形成工程図によって以下
に説明する。図では、一例として、金属−絶縁膜−半導
体（以下、ＭＩＳという）トランジスタを示す。
【００２４】図２の（１）に示すように、シリコン基板
５１（上記図１の基板１１に相当）上はゲート絶縁膜５
２を介してゲート電極５３（上記図１の第１領域１２に
相当）が形成されている。このゲート電極５３は、いわ
ゆるポリサイド構造を成していて、下層が多結晶シリコ
ン層５４からなり、上層が例えばチタンシリサイド層５
５からなる。またゲート電極５３の両側におけるシリコ
ン基板５１の上層にはソース・ドレイン領域５６，５７
（図１の第２領域１３に相当）が設けられている。この
ソース・ドレイン領域５６，５７の上層にもチタンシリ
サイド層５８，５９が形成されている。すなわち、上記
構成のＭＩＳトランジスタ５０はサリサイド構造を成し
ている。なお、図では、素子分離領域およびゲート電極
５３の側壁に設けたサイドウォールも図示した。
５１（上記図１の基板１１に相当）上はゲート絶縁膜５
２を介してゲート電極５３（上記図１の第１領域１２に
相当）が形成されている。このゲート電極５３は、いわ
ゆるポリサイド構造を成していて、下層が多結晶シリコ
ン層５４からなり、上層が例えばチタンシリサイド層５
５からなる。またゲート電極５３の両側におけるシリコ
ン基板５１の上層にはソース・ドレイン領域５６，５７
（図１の第２領域１３に相当）が設けられている。この
ソース・ドレイン領域５６，５７の上層にもチタンシリ
サイド層５８，５９が形成されている。すなわち、上記
構成のＭＩＳトランジスタ５０はサリサイド構造を成し
ている。なお、図では、素子分離領域およびゲート電極
５３の側壁に設けたサイドウォールも図示した。
【００２５】まず第１工程では、例えばＬＰＣＶＤ法ま
たはプラズマＣＶＤ法によって、上記ゲート電極５３を
覆う状態にしてシリコン基板５１上に、上記チタンシリ
サイド層５５，５８，５９に対してエッチング選択性
（例えば選択比が３〜５程度以上）を有する第１絶縁膜
１６を形成する。この第１絶縁膜１６は、例えば窒化シ
リコン膜で形成する。上記ＬＰＣＶＤ法またはプラズマ
ＣＶＤ法では、上記図１によって説明したのと同様の条
件にて窒化シリコン膜の成膜を行う。
たはプラズマＣＶＤ法によって、上記ゲート電極５３を
覆う状態にしてシリコン基板５１上に、上記チタンシリ
サイド層５５，５８，５９に対してエッチング選択性
（例えば選択比が３〜５程度以上）を有する第１絶縁膜
１６を形成する。この第１絶縁膜１６は、例えば窒化シ
リコン膜で形成する。上記ＬＰＣＶＤ法またはプラズマ
ＣＶＤ法では、上記図１によって説明したのと同様の条
件にて窒化シリコン膜の成膜を行う。
【００２６】次いで図２の（２）に示す第２工程を行
う。この工程では、常圧ＣＶＤ法によって、上記第１絶
縁膜１６上にこの第１絶縁膜１６に対してエッチング選
択性（例えば選択比が３〜５程度以上）を有する第２絶
縁膜１７を形成する。この第２絶縁膜１７は、例えばリ
ンシリケートガラス（以下ＰＳＧという）からなり、そ
の表面が平坦化されるように形成される。そのため、ゲ
ート電極５３上とソース・ドレイン領域５６，５７上と
では第２絶縁膜１７の膜厚が異なる。ここでは、ゲート
電極５３上の第２絶縁膜１７よりソース・ドレイン領域
５６，５７上の第２絶縁膜１７の方が膜厚は厚くなる。
う。この工程では、常圧ＣＶＤ法によって、上記第１絶
縁膜１６上にこの第１絶縁膜１６に対してエッチング選
択性（例えば選択比が３〜５程度以上）を有する第２絶
縁膜１７を形成する。この第２絶縁膜１７は、例えばリ
ンシリケートガラス（以下ＰＳＧという）からなり、そ
の表面が平坦化されるように形成される。そのため、ゲ
ート電極５３上とソース・ドレイン領域５６，５７上と
では第２絶縁膜１７の膜厚が異なる。ここでは、ゲート
電極５３上の第２絶縁膜１７よりソース・ドレイン領域
５６，５７上の第２絶縁膜１７の方が膜厚は厚くなる。
【００２７】続いて図２の（３）に示す第３工程で、リ
ソグラフィー技術（レジスト塗布、露光、現像、ベーキ
ング等）によって、エッチングマスク６０を形成し、続
いてＲＩＥによって、上記第２絶縁膜１６が露出するま
で第２絶縁膜１７をエッチングする。そして、ゲート電
極５３上の第２絶縁膜１７に第１上部接続孔６１を形成
するとともにソース・ドレイン領域５６，５７上の第２
絶縁膜１７に第２上部接続孔６２，６３を形成する。こ
のＲＩＥでは、上記図１によって説明したのと同様の条
件にてエッチングを行う。
ソグラフィー技術（レジスト塗布、露光、現像、ベーキ
ング等）によって、エッチングマスク６０を形成し、続
いてＲＩＥによって、上記第２絶縁膜１６が露出するま
で第２絶縁膜１７をエッチングする。そして、ゲート電
極５３上の第２絶縁膜１７に第１上部接続孔６１を形成
するとともにソース・ドレイン領域５６，５７上の第２
絶縁膜１７に第２上部接続孔６２，６３を形成する。こ
のＲＩＥでは、上記図１によって説明したのと同様の条
件にてエッチングを行う。
【００２８】その後図２の（４）に示す第４工程で、Ｒ
ＩＥによって、第１絶縁膜１６に第１上部接続孔６１に
連続して第１下部接続孔６４を形成するとともに第２上
部接続孔６２，６３に連続して第２下部接続孔６５，６
６を形成する。このようにして、第１上部接続孔６１と
第１下部接続孔６４とでゲート電極５３に通じる第１接
続孔６７を形成し、第２上部接続孔６２，６３と第２下
部接続孔６５，６６とでソース・ドレイン領域５６，５
７に通じる第２接続孔６８，６９を形成する。このＲＩ
Ｅでは、上記図１によって説明したのと同様の条件にて
エッチングを行う。
ＩＥによって、第１絶縁膜１６に第１上部接続孔６１に
連続して第１下部接続孔６４を形成するとともに第２上
部接続孔６２，６３に連続して第２下部接続孔６５，６
６を形成する。このようにして、第１上部接続孔６１と
第１下部接続孔６４とでゲート電極５３に通じる第１接
続孔６７を形成し、第２上部接続孔６２，６３と第２下
部接続孔６５，６６とでソース・ドレイン領域５６，５
７に通じる第２接続孔６８，６９を形成する。このＲＩ
Ｅでは、上記図１によって説明したのと同様の条件にて
エッチングを行う。
【００２９】その後、酸素プラズマアッシングまたは剥
離液を用いたウェット処理によって、上記ＲＩＥで用い
たエッチングマスク６０を除去する。
離液を用いたウェット処理によって、上記ＲＩＥで用い
たエッチングマスク６０を除去する。
【００３０】このように、ゲート電極５３のチタンシリ
サイド層５５およびソース・ドレイン領域５６，５７の
チタンシリサイド層５８，５９をほとんどエッチングす
ることなく接続孔６７，６８，６９を形成することがで
きるので、チタンシリサイド層５５，５８，５９による
低抵抗化の効果が減少することはない。したがって、サ
リサイド構造のＭＩＳトランジスタを搭載したスタティ
ックＲＡＭ〔ＳＲＡＭ（Static Random Access Memory
）〕やＡＳＩＣ（Application Specific Integrated C
ircuit ）等の半導体装置では、動作速度が低下するこ
となく高速動作が確保される。
サイド層５５およびソース・ドレイン領域５６，５７の
チタンシリサイド層５８，５９をほとんどエッチングす
ることなく接続孔６７，６８，６９を形成することがで
きるので、チタンシリサイド層５５，５８，５９による
低抵抗化の効果が減少することはない。したがって、サ
リサイド構造のＭＩＳトランジスタを搭載したスタティ
ックＲＡＭ〔ＳＲＡＭ（Static Random Access Memory
）〕やＡＳＩＣ（Application Specific Integrated C
ircuit ）等の半導体装置では、動作速度が低下するこ
となく高速動作が確保される。
【００３１】次に第２実施例を図３の形成工程図によっ
て説明する。また、上記図１で説明したのと同様の構成
部品には同一の符号を付す。
て説明する。また、上記図１で説明したのと同様の構成
部品には同一の符号を付す。
【００３２】図３の（１）に示すように、段差を有する
基板７１の段差上部７１Ｕに第１領域１２が形成され、
段差下部７１Ｂに第２領域１３が形成されている。この
第１領域１２は、基板７１上に形成された例えば配線で
あり、その上面側にはシリサイド層１４が形成されて
る。このシリサイド層１４は高融点金属層であってもよ
い。また第２領域１３は、基板７１に形成された例えば
拡散層であり、その上面側にはシリサイド層１５が形成
されてる。このシリサイド層１５は高融点金属層であっ
てもよい。
基板７１の段差上部７１Ｕに第１領域１２が形成され、
段差下部７１Ｂに第２領域１３が形成されている。この
第１領域１２は、基板７１上に形成された例えば配線で
あり、その上面側にはシリサイド層１４が形成されて
る。このシリサイド層１４は高融点金属層であってもよ
い。また第２領域１３は、基板７１に形成された例えば
拡散層であり、その上面側にはシリサイド層１５が形成
されてる。このシリサイド層１５は高融点金属層であっ
てもよい。
【００３３】上記図１で説明したのと同様にして、第１
工程で、上記基板７１上に、第１，第２領域１２，１３
を覆う状態にして、第１，第２領域１２，１３とに対し
てエッチング選択性（例えば選択比が３〜５程度以上）
を有する第１絶縁膜１６を形成する。
工程で、上記基板７１上に、第１，第２領域１２，１３
を覆う状態にして、第１，第２領域１２，１３とに対し
てエッチング選択性（例えば選択比が３〜５程度以上）
を有する第１絶縁膜１６を形成する。
【００３４】次いで第２工程で、第１絶縁膜１６上にこ
の第１絶縁膜１６に対してエッチング選択性（例えば選
択比が３〜５程度以上）を有する第２絶縁膜１７を形成
する。ここでは、例えばリンシリケートガラス（以下Ｐ
ＳＧという）を用い、表面をほぼ平坦に形成する。ま
た、第１領域１２の方が第２領域１３よりも高くなって
いる。したがって、第１領域１２上に第２絶縁膜１７の
膜厚より第２領域１３上に第２絶縁膜１７の膜厚の方が
厚くなる。
の第１絶縁膜１６に対してエッチング選択性（例えば選
択比が３〜５程度以上）を有する第２絶縁膜１７を形成
する。ここでは、例えばリンシリケートガラス（以下Ｐ
ＳＧという）を用い、表面をほぼ平坦に形成する。ま
た、第１領域１２の方が第２領域１３よりも高くなって
いる。したがって、第１領域１２上に第２絶縁膜１７の
膜厚より第２領域１３上に第２絶縁膜１７の膜厚の方が
厚くなる。
【００３５】続いて図３の（２）に示す第３工程で、リ
ソグラフィー技術と例えばＲＩＥとによって、上記第１
絶縁膜１６が露出するまで第２絶縁膜１７をエッチング
する。そして、第１領域１２上の第２絶縁膜１７に第１
上部接続孔１８を形成するとともに第２領域１３上の第
２絶縁膜１７に第２上部接続孔１９を形成する。このと
き、第２絶縁膜１７は第１絶縁膜１６に対してエッチン
グ選択性を有しているので、第１絶縁膜１６上でこのエ
ッチングは停止される。なお、図面ではレジストマスク
の図示は省略した。
ソグラフィー技術と例えばＲＩＥとによって、上記第１
絶縁膜１６が露出するまで第２絶縁膜１７をエッチング
する。そして、第１領域１２上の第２絶縁膜１７に第１
上部接続孔１８を形成するとともに第２領域１３上の第
２絶縁膜１７に第２上部接続孔１９を形成する。このと
き、第２絶縁膜１７は第１絶縁膜１６に対してエッチン
グ選択性を有しているので、第１絶縁膜１６上でこのエ
ッチングは停止される。なお、図面ではレジストマスク
の図示は省略した。
【００３６】その後図３の（３）に示す第４工程で、Ｒ
ＩＥによって、第１絶縁膜１６に第１上部接続孔１８に
連続して第１下部接続孔２０を形成するとともに第２上
部接続孔１９に連続して第２下部接続孔２１を形成す
る。このようにして、第１上部接続孔１８と第１下部接
続孔２０とで第１接続孔２２を形成し、第２上部接続孔
１９と第２下部接続孔２１とで第２接続孔２３を形成す
る。このとき、第１絶縁膜１６は第１，第２領域１２，
１３に対してエッチング選択性を有しているので、第
１，第２領域１２，１３上でこのエッチングは停止され
る。
ＩＥによって、第１絶縁膜１６に第１上部接続孔１８に
連続して第１下部接続孔２０を形成するとともに第２上
部接続孔１９に連続して第２下部接続孔２１を形成す
る。このようにして、第１上部接続孔１８と第１下部接
続孔２０とで第１接続孔２２を形成し、第２上部接続孔
１９と第２下部接続孔２１とで第２接続孔２３を形成す
る。このとき、第１絶縁膜１６は第１，第２領域１２，
１３に対してエッチング選択性を有しているので、第
１，第２領域１２，１３上でこのエッチングは停止され
る。
【００３７】上記図３によって説明した接続孔の形成方
法では、上記図１によって説明した接続孔の形成方法と
同様に、第１，第２領域１２，１３をほとんどエッチン
グすることなく第１，第２接続孔２２，２３が形成され
る。
法では、上記図１によって説明した接続孔の形成方法と
同様に、第１，第２領域１２，１３をほとんどエッチン
グすることなく第１，第２接続孔２２，２３が形成され
る。
【００３８】また上記第２実施例では、上記第１領域１
２は配線でなくてもよい。例えば電極であってもよく、
または基板７１に形成された拡散層であってもよい。ま
た上記第２領域１３は拡散層でなくてもよい。例えば配
線または電極であってもよい。さらに上記第２実施例で
は、第１絶縁膜１６を窒化シリコン、第２絶縁膜１７を
ＰＳＧで形成した一例で説明したが、これらの材料に限
定されることはなく、下地に対してエッチング選択性を
有する材料であればよい。また第２絶縁膜１７を平坦化
膜として説明したが、第１，第２領域１２，１３上の第
２絶縁膜１７の膜厚が異なるものであれば、上記第２絶
縁膜１７は平坦化膜でなくてもよい。また第２絶縁膜１
７は複数の絶縁膜を積層した構造であっても差し支えは
ない。なお、第１，第２領域１２，１３上の第２絶縁膜
１７の膜厚がほぼ同等であっても、本発明の形成方法は
適用できる。
２は配線でなくてもよい。例えば電極であってもよく、
または基板７１に形成された拡散層であってもよい。ま
た上記第２領域１３は拡散層でなくてもよい。例えば配
線または電極であってもよい。さらに上記第２実施例で
は、第１絶縁膜１６を窒化シリコン、第２絶縁膜１７を
ＰＳＧで形成した一例で説明したが、これらの材料に限
定されることはなく、下地に対してエッチング選択性を
有する材料であればよい。また第２絶縁膜１７を平坦化
膜として説明したが、第１，第２領域１２，１３上の第
２絶縁膜１７の膜厚が異なるものであれば、上記第２絶
縁膜１７は平坦化膜でなくてもよい。また第２絶縁膜１
７は複数の絶縁膜を積層した構造であっても差し支えは
ない。なお、第１，第２領域１２，１３上の第２絶縁膜
１７の膜厚がほぼ同等であっても、本発明の形成方法は
適用できる。
【００３９】
【発明の効果】以上、説明したように本発明によれば、
下地となる第１，第２領域に対してエッチング選択性を
有する第１絶縁膜を設けたので、第２絶縁膜に接続孔を
形成する際に、第２絶縁膜のエッチングを第１絶縁膜で
停止することができるとともに、第１，第２領域をほと
んどエッチングすることなく第１絶縁膜をエッチングし
て第１，第２接続孔を形成することができる。よって、
第１，第２領域の下地層の厚さが確保され、半導体装置
の性能の悪化を防ぐことができる。
下地となる第１，第２領域に対してエッチング選択性を
有する第１絶縁膜を設けたので、第２絶縁膜に接続孔を
形成する際に、第２絶縁膜のエッチングを第１絶縁膜で
停止することができるとともに、第１，第２領域をほと
んどエッチングすることなく第１絶縁膜をエッチングし
て第１，第２接続孔を形成することができる。よって、
第１，第２領域の下地層の厚さが確保され、半導体装置
の性能の悪化を防ぐことができる。
【図１】本発明の第１実施例の形成工程図である。
【図２】第１実施例の具体的適用例の形成工程図であ
る。
る。
【図３】第２実施例の形成工程図である。
【図４】従来例の形成工程図である。
【図５】課題の説明図である。
１１ 基板 １２ 第１領域 １３ 第２領域 １４ シリサイ
ド層 １５ シリサイド層 １６ 第１絶縁
膜 １７ 第２絶縁膜 １８ 第１上部
接続孔 １９ 第２上部接続孔 ２０ 第１下部
接続孔 ２１ 第２下部接続孔 ２２ 第１接続
孔 ２３ 第２接続孔
ド層 １５ シリサイド層 １６ 第１絶縁
膜 １７ 第２絶縁膜 １８ 第１上部
接続孔 １９ 第２上部接続孔 ２０ 第１下部
接続孔 ２１ 第２下部接続孔 ２２ 第１接続
孔 ２３ 第２接続孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｄ 29/78 29/78 ３０１Ｐ 21/336
Claims (4)
- 【請求項１】 少なくとも上面側に高融点金属層または
シリサイド層を設けた第１領域と少なくとも上面側に高
融点金属層またはシリサイド層を設けた第２領域とを設
けた基板上に、該第１領域と該第２領域とに対してエッ
チング選択性を有する第１絶縁膜を形成する第１工程
と、 前記第１絶縁膜上に、前記第１領域上と前記第２領域上
とで膜厚が異なるもので該第１絶縁膜に対してエッチン
グ選択性を有する第２絶縁膜を形成する第２工程と、 前記第１領域上の前記第２絶縁膜に第１上部接続孔を形
成するとともに前記第２領域上の前記第２絶縁膜に第２
上部接続孔を形成する第３工程と、 前記第１絶縁膜に前記第１上部接続孔に連続して第１下
部接続孔を形成するとともに該第１絶縁膜に前記第２上
部接続孔に連続して第２下部接続孔を形成する第４工程
とを備えたことを特徴とする半導体装置の接続孔の形成
方法。 - 【請求項２】 請求項１記載の半導体装置の接続孔の形
成方法において、 前記第１領域は前記基板に形成された配線，電極または
拡散層であり、前記第２領域は前記基板に形成された配
線，電極または拡散層であること特徴とする半導体装置
の接続孔の形成方法。 - 【請求項３】 請求項１記載の半導体装置の接続孔の形
成方法において、 前記第１領域は前記基板の段差上部に形成されたもので
あり、前記第２領域は前記基板の段差下部に形成された
ものであること特徴とする半導体装置の接続孔の形成方
法。 - 【請求項４】 請求項３記載の半導体装置の接続孔の形
成方法において、 前記第１領域は前記基板の段差上部に形成された配線，
電極または拡散層であり、前記第２領域は前記基板の段
差下部に形成された配線，電極または拡散層であること
特徴とする半導体装置の接続孔の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4935595A JPH08250449A (ja) | 1995-03-09 | 1995-03-09 | 半導体装置の接続孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4935595A JPH08250449A (ja) | 1995-03-09 | 1995-03-09 | 半導体装置の接続孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250449A true JPH08250449A (ja) | 1996-09-27 |
Family
ID=12828717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4935595A Pending JPH08250449A (ja) | 1995-03-09 | 1995-03-09 | 半導体装置の接続孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145474A (ja) * | 1997-08-16 | 1999-05-28 | Samsung Electron Co Ltd | 半導体装置のゲート電極形成方法 |
| US6967408B1 (en) | 1997-04-30 | 2005-11-22 | Micron Technology, Inc. | Gate stack structure |
| US7052989B2 (en) | 2000-02-23 | 2006-05-30 | Sanyo Electric Co., Ltd. | Semiconductor device having opening and method of fabricating the same |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
-
1995
- 1995-03-09 JP JP4935595A patent/JPH08250449A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967408B1 (en) | 1997-04-30 | 2005-11-22 | Micron Technology, Inc. | Gate stack structure |
| JPH11145474A (ja) * | 1997-08-16 | 1999-05-28 | Samsung Electron Co Ltd | 半導体装置のゲート電極形成方法 |
| US7052989B2 (en) | 2000-02-23 | 2006-05-30 | Sanyo Electric Co., Ltd. | Semiconductor device having opening and method of fabricating the same |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
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