JP2822910B2 - 半導体装置の層間絶縁膜の形成方法 - Google Patents
半導体装置の層間絶縁膜の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の層間絶縁膜
の形成方法に関し、特にシリコン基板表面に形成された
チタン・サリサイド構造のＭＯＳトランジスタを覆う層
間絶縁膜の形成方法に関する。
の形成方法に関し、特にシリコン基板表面に形成された
チタン・サリサイド構造のＭＯＳトランジスタを覆う層
間絶縁膜の形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、配線の
微細化，多層化が進んできた。微細な多層配線構造を実
現するためには、層間絶縁膜の膜特性が優れていること
や、層間絶縁膜の平坦化が必須となっている。特に、膜
特性においては、残留応力が小さく，比誘電率が小さ
く，残留水分が少ないこと等が要求されている。また、
層間絶縁膜の平坦化の程度が、層間絶縁膜上に形成する
上層金属配線の寸法精度に大きな影響を与えるようにな
っている。これは、配線の多層化によって生じる段差が
フォトリソグラフィにおける焦点深度を上まわるように
なり、この段差の高部と底部とにおける配線の加工寸法
が異なってしまうからである。したがって、このような
段差を望ましくは完全に低減し、配線の加工寸法精度を
向上させることが必須となっている。
微細化，多層化が進んできた。微細な多層配線構造を実
現するためには、層間絶縁膜の膜特性が優れていること
や、層間絶縁膜の平坦化が必須となっている。特に、膜
特性においては、残留応力が小さく，比誘電率が小さ
く，残留水分が少ないこと等が要求されている。また、
層間絶縁膜の平坦化の程度が、層間絶縁膜上に形成する
上層金属配線の寸法精度に大きな影響を与えるようにな
っている。これは、配線の多層化によって生じる段差が
フォトリソグラフィにおける焦点深度を上まわるように
なり、この段差の高部と底部とにおける配線の加工寸法
が異なってしまうからである。したがって、このような
段差を望ましくは完全に低減し、配線の加工寸法精度を
向上させることが必須となっている。
【０００３】従来、下層配線が多結晶シリコン膜からな
る場合には、上層配線であるアルミニウム系配線とこれ
らの下層配線との間の層間絶縁膜としては、８５０〜９
００℃でリフローしたＢＰＳＧ膜が多用されてきた。こ
れは、これらの下層配線が比較的に高い温度の熱処理に
耐えるためである。一方、近年の素子構造の微細化に伴
なって、ＭＯＳトランジスタではソース・ドレイン領域
をなす不純物拡散層やゲート電極の寸法も縮小されてき
た。その結果、ゲート電極，不純物拡散層の抵抗の増加
に起因する信号処理速度の低下が顕著になってきた。こ
の問題を解決するために、多結晶シリコン膜からなるゲ
ート電極の上面と不純物拡散層の表面とに自己整合的に
チタン・シリサイド膜を形成し、チタン・サリサイド構
造のＭＯＳトランジスタを形成する方法がある。
る場合には、上層配線であるアルミニウム系配線とこれ
らの下層配線との間の層間絶縁膜としては、８５０〜９
００℃でリフローしたＢＰＳＧ膜が多用されてきた。こ
れは、これらの下層配線が比較的に高い温度の熱処理に
耐えるためである。一方、近年の素子構造の微細化に伴
なって、ＭＯＳトランジスタではソース・ドレイン領域
をなす不純物拡散層やゲート電極の寸法も縮小されてき
た。その結果、ゲート電極，不純物拡散層の抵抗の増加
に起因する信号処理速度の低下が顕著になってきた。こ
の問題を解決するために、多結晶シリコン膜からなるゲ
ート電極の上面と不純物拡散層の表面とに自己整合的に
チタン・シリサイド膜を形成し、チタン・サリサイド構
造のＭＯＳトランジスタを形成する方法がある。
【０００４】この方法の具体的な内容は、例えば、特開
昭６３−１３３６２２号公報を参照すると、以下のよう
になっている。
昭６３−１３３６２２号公報を参照すると、以下のよう
になっている。
【０００５】まず、一導電型シリコン基板の表面に素子
分離用のフィールド酸化膜が形成され、素子形成領域に
ゲート酸化膜が形成される。ゲート電極の形成予定領域
に多結晶シリコン膜パターンが形成された後、この多結
晶シリコン膜パターンの側面に２酸化シリコン膜からな
るサイドウォール・スペーサが形成される。逆導電型の
不純物の導入が行なわれ、上記多結晶シリコン膜パター
ンは逆導電型の多結晶シリコンゲート電極になり、シリ
コン基板の表面にはフィールド酸化膜およびサイドウォ
ール・スペーサに自己整合的にソース・ドレイン領域用
の逆導電型拡散層が形成される。次に、膜厚５０〜６０
ｎｍのチタン膜，膜厚２０ｎｍの窒化チタン膜が全面に
形成され、６００〜７００℃の窒素，ヘリウムあるいは
アルゴン雰囲気でチタン膜のシリサイド化が行なわれ
る。続いて、窒化チタン膜と未反応のチタン膜とがアル
カリ溶液で除去され、上記多結晶シリコンゲート電極の
上面および上記逆導電型拡散層の表面のみにチタン・シ
リサイド膜が残置される。
分離用のフィールド酸化膜が形成され、素子形成領域に
ゲート酸化膜が形成される。ゲート電極の形成予定領域
に多結晶シリコン膜パターンが形成された後、この多結
晶シリコン膜パターンの側面に２酸化シリコン膜からな
るサイドウォール・スペーサが形成される。逆導電型の
不純物の導入が行なわれ、上記多結晶シリコン膜パター
ンは逆導電型の多結晶シリコンゲート電極になり、シリ
コン基板の表面にはフィールド酸化膜およびサイドウォ
ール・スペーサに自己整合的にソース・ドレイン領域用
の逆導電型拡散層が形成される。次に、膜厚５０〜６０
ｎｍのチタン膜，膜厚２０ｎｍの窒化チタン膜が全面に
形成され、６００〜７００℃の窒素，ヘリウムあるいは
アルゴン雰囲気でチタン膜のシリサイド化が行なわれ
る。続いて、窒化チタン膜と未反応のチタン膜とがアル
カリ溶液で除去され、上記多結晶シリコンゲート電極の
上面および上記逆導電型拡散層の表面のみにチタン・シ
リサイド膜が残置される。
【０００６】
【発明が解決しようとする課題】しかしながら、チタン
・サリサイド構造のＭＯＳトランジスタ上に多層配線構
造を形成するには、次なような問題がある。
・サリサイド構造のＭＯＳトランジスタ上に多層配線構
造を形成するには、次なような問題がある。
【０００７】まず、通常、ＭＯＳトランジスタ上に形成
する層間絶縁膜としては、ＢＰＳＧ膜が用いられる。こ
のＢＰＳＧ膜は、上述したように、９００℃程度の高温
熱処理によりリフローされ、表面が平坦化される。ＢＰ
ＳＧ膜のリフローには、８５０℃以上の温度での熱処理
が必要である。チタン・サリサイド構造のＭＯＳトラン
ジスタをこのような温度で熱処理すると、１９９１年，
アイ・イー・イー・イー−トランザクション−オン−エ
レクトロン−デバイセズ，第３８巻，第２号，２６２−
２６９頁（ＩＥＥＥ−Ｔｒａｎｓａｃｔｉｏｎ−ｏｎ−
Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ，Ｖｏｌ．３８，Ｎ
ｏ．２，ｐｐ２６２−２６９，１９９１）に述べられて
いるように、チタン・シリサイド膜の凝集が起る。この
現象は、特に微細な線幅の多結晶シリコンゲート電極の
上面で発生しやすい。その結果、チタン・サリサイド構
造を採用する目的である低抵抗化が達成できないという
問題が生じてくる。
する層間絶縁膜としては、ＢＰＳＧ膜が用いられる。こ
のＢＰＳＧ膜は、上述したように、９００℃程度の高温
熱処理によりリフローされ、表面が平坦化される。ＢＰ
ＳＧ膜のリフローには、８５０℃以上の温度での熱処理
が必要である。チタン・サリサイド構造のＭＯＳトラン
ジスタをこのような温度で熱処理すると、１９９１年，
アイ・イー・イー・イー−トランザクション−オン−エ
レクトロン−デバイセズ，第３８巻，第２号，２６２−
２６９頁（ＩＥＥＥ−Ｔｒａｎｓａｃｔｉｏｎ−ｏｎ−
Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ，Ｖｏｌ．３８，Ｎ
ｏ．２，ｐｐ２６２−２６９，１９９１）に述べられて
いるように、チタン・シリサイド膜の凝集が起る。この
現象は、特に微細な線幅の多結晶シリコンゲート電極の
上面で発生しやすい。その結果、チタン・サリサイド構
造を採用する目的である低抵抗化が達成できないという
問題が生じてくる。
【０００８】このチタン・シリサイド膜の凝集という問
題を回避するためには、ＢＰＳＧ膜のリフロー温度を８
００℃以下の温度に低温化する必要がある。しかしなが
ら８００℃以下の温度ではＢＰＳＧ膜のリフローが起ら
ず、従ってＢＰＳＧ膜の表面の平坦化ができなくなる。
さらに８００℃以下の温度での熱処理では、ＢＰＳＧ膜
の緻密化およびＢＰＳＧ膜自体の残留水分の低減が十分
に行なわれない。その結果、ＭＯＳトランジスタの特性
劣化，特にホットキャリア耐性の劣化を引き起すことに
なる。
題を回避するためには、ＢＰＳＧ膜のリフロー温度を８
００℃以下の温度に低温化する必要がある。しかしなが
ら８００℃以下の温度ではＢＰＳＧ膜のリフローが起ら
ず、従ってＢＰＳＧ膜の表面の平坦化ができなくなる。
さらに８００℃以下の温度での熱処理では、ＢＰＳＧ膜
の緻密化およびＢＰＳＧ膜自体の残留水分の低減が十分
に行なわれない。その結果、ＭＯＳトランジスタの特性
劣化，特にホットキャリア耐性の劣化を引き起すことに
なる。
【０００９】したがって本発明の目的は、チタン・サリ
サイド構造のＭＯＳトランジスタ上への層間絶縁膜の形
成において、チタン・シリサイド膜の抵抗値の上昇を抑
制し、チタン・サリサイド構造のＭＯＳトランジスタの
特性を劣化させずに、かつ、層間絶縁膜表面への微細な
線幅を有する上層金属配線の形成を容易にする層間絶縁
膜の形成方法を提供することにある。
サイド構造のＭＯＳトランジスタ上への層間絶縁膜の形
成において、チタン・シリサイド膜の抵抗値の上昇を抑
制し、チタン・サリサイド構造のＭＯＳトランジスタの
特性を劣化させずに、かつ、層間絶縁膜表面への微細な
線幅を有する上層金属配線の形成を容易にする層間絶縁
膜の形成方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の層
間絶縁膜の形成方法は、チタン・サリサイド構造のＭＯ
Ｓトランジスタが形成されたシリコン基板の表面に、２
酸化シリコンからなる第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面に少なくとも燐を含んだ２酸化
シリコン系の第２の絶縁膜を形成する工程と、高々８０
０℃の窒素ガス雰囲気で熱処理を行なう工程と、高密度
プラズマを用いる化学気相成長法により、上記第２の絶
縁膜の表面に２酸化シリコンからなる第３の絶縁膜を形
成する工程と、化学機械研磨法により上記第３の絶縁膜
の表面を平坦化する工程とを有する。
間絶縁膜の形成方法は、チタン・サリサイド構造のＭＯ
Ｓトランジスタが形成されたシリコン基板の表面に、２
酸化シリコンからなる第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面に少なくとも燐を含んだ２酸化
シリコン系の第２の絶縁膜を形成する工程と、高々８０
０℃の窒素ガス雰囲気で熱処理を行なう工程と、高密度
プラズマを用いる化学気相成長法により、上記第２の絶
縁膜の表面に２酸化シリコンからなる第３の絶縁膜を形
成する工程と、化学機械研磨法により上記第３の絶縁膜
の表面を平坦化する工程とを有する。
【００１１】好ましくは、上記第２の絶縁膜が化学気相
成長法によるＰＳＧ膜もしくは燐を含有するスピン・オ
ン・グラス膜である。また、上記高密度プラズマを用い
る化学気相成長法は電子サイクロトロン共鳴を用いる化
学気相成長法，ヘリコン波を用いる化学気相成長法もし
くは誘導結合型プラズマを用いる化学気相成長法であ
る。さらに、上記高密度プラズマを用いる化学気相成長
法は上記シリコン基板に交流バイアスを印加せしめなが
ら行なわれる。
成長法によるＰＳＧ膜もしくは燐を含有するスピン・オ
ン・グラス膜である。また、上記高密度プラズマを用い
る化学気相成長法は電子サイクロトロン共鳴を用いる化
学気相成長法，ヘリコン波を用いる化学気相成長法もし
くは誘導結合型プラズマを用いる化学気相成長法であ
る。さらに、上記高密度プラズマを用いる化学気相成長
法は上記シリコン基板に交流バイアスを印加せしめなが
ら行なわれる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】半導体装置の製造工程の断面図である図１
と半導体装置の断面図である図２とを参照すると、本発
明の第１の実施例は、次のようになっている。
と半導体装置の断面図である図２とを参照すると、本発
明の第１の実施例は、次のようになっている。
【００１４】まず、Ｐ型シリコン基板１１表面の素子分
離領域には厚さ約０．６μｍのフィールド酸化膜１２が
形成され、Ｐ型シリコン基板１１表面の素子形成領域に
は厚さ約１０ｎｍのゲート酸化膜１３が形成される。全
面に厚さ約０．４μｍの多結晶シリコン膜が形成され、
この多結晶シリコン膜がパターニングされてゲート電極
の形成予定領域に多結晶シリコン膜パターン（図示せ
ず）が形成される。全面に厚さ約０．１５μｍの２酸化
シリコン膜が形成され、この２酸化シリコン膜がエッチ
バックされ、多結晶シリコン膜パターンの側面にこの２
酸化シリコン膜からなるサイドウォール・スペーサ１５
が形成される。砒素のイオン注入により、上記多結晶シ
リコン膜パターンは、Ｎ+ 型の多結晶シリコンゲート電
極１４になる。これと同時にＰ型シリコン基板１１表面
の素子形成領域には、（ソース・ドレイン領域である）
Ｎ+ 型拡散層１６が、フィールド酸化膜１２およびサイ
ドウォール・スペーサ１５に自己整合的に形成される。
離領域には厚さ約０．６μｍのフィールド酸化膜１２が
形成され、Ｐ型シリコン基板１１表面の素子形成領域に
は厚さ約１０ｎｍのゲート酸化膜１３が形成される。全
面に厚さ約０．４μｍの多結晶シリコン膜が形成され、
この多結晶シリコン膜がパターニングされてゲート電極
の形成予定領域に多結晶シリコン膜パターン（図示せ
ず）が形成される。全面に厚さ約０．１５μｍの２酸化
シリコン膜が形成され、この２酸化シリコン膜がエッチ
バックされ、多結晶シリコン膜パターンの側面にこの２
酸化シリコン膜からなるサイドウォール・スペーサ１５
が形成される。砒素のイオン注入により、上記多結晶シ
リコン膜パターンは、Ｎ+ 型の多結晶シリコンゲート電
極１４になる。これと同時にＰ型シリコン基板１１表面
の素子形成領域には、（ソース・ドレイン領域である）
Ｎ+ 型拡散層１６が、フィールド酸化膜１２およびサイ
ドウォール・スペーサ１５に自己整合的に形成される。
【００１５】次に、厚さ約３０ｎｍのチタン膜（図示せ
ず）が全面に形成される。窒素ガス雰囲気で６５０℃，
３０秒間の熱処理がランプ加熱炉により行なわれ、シリ
サイド化反応が生じる。これにより、多結晶シリコンゲ
ート電極１４上面，Ｎ+ 型拡散層１６表面に、それぞれ
自己整合的にＣ４９構造のチタン・シリサイド膜（図示
せず）が形成される。窒化チタン膜と未反応のチタン膜
とが過酸化水素とアンモニアとの混合水溶液により選択
的に除去される。続いて、再び７５０℃，１０秒間の熱
処理がランプ加熱炉により行なわれ、多結晶シリコンゲ
ート電極１４上面，Ｎ+ 型拡散層１６表面に形成された
Ｃ４９構造のチタン・シリサイド膜が相転移して、これ
らの位置にそれぞれ厚さ約４０ｎｍのＣ５４構造のチタ
ン・シリサイド膜１７ａ，１７ｂが形成される。これに
より、チタン・サリサイド構造のＮチャネルＭＯＳトラ
ンジスタが形成される〔図１（ａ）〕。Ｐ型シリコン基
板１１の表面上に形成されたものによるこの段階での段
差は、最大約０．７μｍである。
ず）が全面に形成される。窒素ガス雰囲気で６５０℃，
３０秒間の熱処理がランプ加熱炉により行なわれ、シリ
サイド化反応が生じる。これにより、多結晶シリコンゲ
ート電極１４上面，Ｎ+ 型拡散層１６表面に、それぞれ
自己整合的にＣ４９構造のチタン・シリサイド膜（図示
せず）が形成される。窒化チタン膜と未反応のチタン膜
とが過酸化水素とアンモニアとの混合水溶液により選択
的に除去される。続いて、再び７５０℃，１０秒間の熱
処理がランプ加熱炉により行なわれ、多結晶シリコンゲ
ート電極１４上面，Ｎ+ 型拡散層１６表面に形成された
Ｃ４９構造のチタン・シリサイド膜が相転移して、これ
らの位置にそれぞれ厚さ約４０ｎｍのＣ５４構造のチタ
ン・シリサイド膜１７ａ，１７ｂが形成される。これに
より、チタン・サリサイド構造のＮチャネルＭＯＳトラ
ンジスタが形成される〔図１（ａ）〕。Ｐ型シリコン基
板１１の表面上に形成されたものによるこの段階での段
差は、最大約０．７μｍである。
【００１６】次に、シラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを原料ガスとする減圧気相成長（ＬＰＣＶＤ）法によ
り、（第１の絶縁膜である）厚さ約０．２μｍの２酸化
シリコン膜２１が全面に形成される〔図１（ｂ）〕。こ
のＬＰＣＶＤ法は、基板温度７００℃，シラン流量２０
０ｓｃｃｍ，酸素流量１００ｓｃｃｍ，圧力３×１０2
Ｐａの条件で行なわれる。本実施例におけるＭＯＳトラ
ンジスタはＮチャネル型ではあるが、ＣＭＯＳトランジ
スタ等を想定した場合、この２酸化シリコン膜２１によ
り、次工程で形成されるＰＳＧ膜からＭＯＳトランジス
タへの燐の拡散が阻止されることになる。なお、本実施
例における２酸化シリコン膜２１は引張り応力を有し、
この２酸化シリコン膜２１の膜厚は薄くしてあるが、こ
の製法により膜厚の厚い２酸化シリコン膜を形成する
と、オーバー・ハング形状になり、好ましくなくなる。
とを原料ガスとする減圧気相成長（ＬＰＣＶＤ）法によ
り、（第１の絶縁膜である）厚さ約０．２μｍの２酸化
シリコン膜２１が全面に形成される〔図１（ｂ）〕。こ
のＬＰＣＶＤ法は、基板温度７００℃，シラン流量２０
０ｓｃｃｍ，酸素流量１００ｓｃｃｍ，圧力３×１０2
Ｐａの条件で行なわれる。本実施例におけるＭＯＳトラ
ンジスタはＮチャネル型ではあるが、ＣＭＯＳトランジ
スタ等を想定した場合、この２酸化シリコン膜２１によ
り、次工程で形成されるＰＳＧ膜からＭＯＳトランジス
タへの燐の拡散が阻止されることになる。なお、本実施
例における２酸化シリコン膜２１は引張り応力を有し、
この２酸化シリコン膜２１の膜厚は薄くしてあるが、こ
の製法により膜厚の厚い２酸化シリコン膜を形成する
と、オーバー・ハング形状になり、好ましくなくなる。
【００１７】次に、テトラエチルオルソシリケート（Ｔ
ＥＯＳ，Ｓｉ（ＯＣ2 Ｈ5 ）4 ）の気化ガスとトリメト
キシ燐酸（ＴＭＰ，ＰＯ（ＯＣＨ3 ）3 ）の気化ガスと
オゾン（Ｏ3 ）とを原料ガスとする常圧気相成長（ＡＰ
ＣＶＤ）法により、（第２の絶縁膜である）厚さ約０．
５μｍのＰＳＧ膜３１が全面に形成される。このＰＳＧ
膜３１も引張り応力を有し、このＰＳＧ膜３１中の燐の
濃度は約５ｍｏｌ％である。このＡＰＣＶＤ法の条件
は、次のとおりである。基板温度は４００℃である。Ｔ
ＥＯＳは５０℃の窒素ガスのバブリングにより気化し、
窒素ガスを含んだこの気化ガスの流量は１ＳＬＭであ
る。ＴＭＰは４０℃の窒素ガスのバブリングにより気化
し、窒素ガスを含んだこの気化ガスの流量も１ＳＬＭで
ある。酸素をキャリアガスとするオゾンの流量は７．５
ＳＬＭであり、このときのキャリアガス中でのオゾンの
濃度は約５ｖｏｌ．％である。続いて、窒素ガス雰囲気
の電気炉内で、７５０℃，３０分間の熱処理が行なわれ
る。この熱処理によりＰＳＧ膜３１のリフローは起らな
いが、このＰＳＧ膜３１は緻密化され，残留水分が減少
される〔図１（ｃ）〕。この熱処理の温度としては、７
００℃〜８００℃の範囲であることが好ましい。７００
℃より低い温度での熱処理では、上記のようなＰＳＧ膜
３１の緻密化，残留水分の減少等の膜質の改善が生じな
い。また、８００℃より高い温度での熱処理では、上述
したように、上記チタン・シリサイド膜１７ａ，１７ｂ
の凝集が発生することになる。
ＥＯＳ，Ｓｉ（ＯＣ2 Ｈ5 ）4 ）の気化ガスとトリメト
キシ燐酸（ＴＭＰ，ＰＯ（ＯＣＨ3 ）3 ）の気化ガスと
オゾン（Ｏ3 ）とを原料ガスとする常圧気相成長（ＡＰ
ＣＶＤ）法により、（第２の絶縁膜である）厚さ約０．
５μｍのＰＳＧ膜３１が全面に形成される。このＰＳＧ
膜３１も引張り応力を有し、このＰＳＧ膜３１中の燐の
濃度は約５ｍｏｌ％である。このＡＰＣＶＤ法の条件
は、次のとおりである。基板温度は４００℃である。Ｔ
ＥＯＳは５０℃の窒素ガスのバブリングにより気化し、
窒素ガスを含んだこの気化ガスの流量は１ＳＬＭであ
る。ＴＭＰは４０℃の窒素ガスのバブリングにより気化
し、窒素ガスを含んだこの気化ガスの流量も１ＳＬＭで
ある。酸素をキャリアガスとするオゾンの流量は７．５
ＳＬＭであり、このときのキャリアガス中でのオゾンの
濃度は約５ｖｏｌ．％である。続いて、窒素ガス雰囲気
の電気炉内で、７５０℃，３０分間の熱処理が行なわれ
る。この熱処理によりＰＳＧ膜３１のリフローは起らな
いが、このＰＳＧ膜３１は緻密化され，残留水分が減少
される〔図１（ｃ）〕。この熱処理の温度としては、７
００℃〜８００℃の範囲であることが好ましい。７００
℃より低い温度での熱処理では、上記のようなＰＳＧ膜
３１の緻密化，残留水分の減少等の膜質の改善が生じな
い。また、８００℃より高い温度での熱処理では、上述
したように、上記チタン・シリサイド膜１７ａ，１７ｂ
の凝集が発生することになる。
【００１８】次に、高密度プラズマ気相成長（ＰＥＣＶ
Ｄ）法である電子サイクロトロン共鳴を用いた気相成長
（ＥＣＲ−ＰＥＣＶＤ）法により、シランと酸素とを原
料ガスとして、全面に（第３の絶縁膜である）厚さ約
１．０μｍの２酸化シリコン膜４１が形成される。この
２酸化シリコン膜４１は、圧縮応力を有し，２酸化シリ
コン膜２１およびＰＳＧ膜３１より緻密である。この２
酸化シリコン膜４１が２酸化シリコン膜２１およびＰＳ
Ｇ膜３１上に積層されることにより、応力の緩和が行な
わる。また、この２酸化シリコン膜４１は低い吸湿性を
有することから、この２酸化シリコン膜４１により酸化
シリコン膜２１およびＰＳＧ膜３１への水分の侵入が抑
制される。この段階までの２酸化シリコン膜２１，ＰＳ
Ｇ膜３１および２酸化シリコン膜４１の合計膜厚は、約
１．７μｍである。上記ＥＣＲ−ＰＥＣＶＤ法の条件は
次のとおりである。シランおよび酸素の流量は４０ｓｃ
ｃｍおよび６０ｓｃｃｍである。圧力０．３Ｐａ，周波
数２．４５ＧＨｚ，マイクロ波電力２ｋＷ，磁場強度
８．７５×１０-2Ｔのもとで電子サイクロトロン共鳴を
させる。Ｐ型シリコン基板１１側には高周波バイアスの
印加は行なわない。このときの２酸化シリコン膜４１の
成膜速度は約６００ｎｍ／ｍｉｎである〔図１
（ｄ）〕。
Ｄ）法である電子サイクロトロン共鳴を用いた気相成長
（ＥＣＲ−ＰＥＣＶＤ）法により、シランと酸素とを原
料ガスとして、全面に（第３の絶縁膜である）厚さ約
１．０μｍの２酸化シリコン膜４１が形成される。この
２酸化シリコン膜４１は、圧縮応力を有し，２酸化シリ
コン膜２１およびＰＳＧ膜３１より緻密である。この２
酸化シリコン膜４１が２酸化シリコン膜２１およびＰＳ
Ｇ膜３１上に積層されることにより、応力の緩和が行な
わる。また、この２酸化シリコン膜４１は低い吸湿性を
有することから、この２酸化シリコン膜４１により酸化
シリコン膜２１およびＰＳＧ膜３１への水分の侵入が抑
制される。この段階までの２酸化シリコン膜２１，ＰＳ
Ｇ膜３１および２酸化シリコン膜４１の合計膜厚は、約
１．７μｍである。上記ＥＣＲ−ＰＥＣＶＤ法の条件は
次のとおりである。シランおよび酸素の流量は４０ｓｃ
ｃｍおよび６０ｓｃｃｍである。圧力０．３Ｐａ，周波
数２．４５ＧＨｚ，マイクロ波電力２ｋＷ，磁場強度
８．７５×１０-2Ｔのもとで電子サイクロトロン共鳴を
させる。Ｐ型シリコン基板１１側には高周波バイアスの
印加は行なわない。このときの２酸化シリコン膜４１の
成膜速度は約６００ｎｍ／ｍｉｎである〔図１
（ｄ）〕。
【００１９】次に、化学機械研磨（ＣＭＰ）法により２
酸化シリコン膜４１が約０．５μｍ研磨され、平坦化さ
れた表面を有する２酸化シリコン膜４１ａになる。これ
により、本実施例の層間絶縁膜の形成が完了する。この
段階でのＰ型シリコン基板１１表面上での段差は、概ね
無くなることになる〔図１（ｅ）〕。このＣＭＰは、次
の条件で行なわれる。研磨には、コロイダルシリカ（濃
度１２ｗｔ％）にアンモニウム塩を添加したｐＨ７〜８
の研磨剤を用いる。研磨パッドを有する定盤と、Ｐ型シ
リコン基板１１を吸着させる研磨ヘッドとの回転速度
は、それぞれ５０ｒｐｍ，１００ｒｐｍである。研磨ヘ
ッドの加重は２．１×１０4 Ｐａである。研磨剤の添加
量は毎分５０ｃｃである。この条件での２酸化シリコン
膜４１の研磨速度は、約１００ｎｍ／ｍｉｎである。
酸化シリコン膜４１が約０．５μｍ研磨され、平坦化さ
れた表面を有する２酸化シリコン膜４１ａになる。これ
により、本実施例の層間絶縁膜の形成が完了する。この
段階でのＰ型シリコン基板１１表面上での段差は、概ね
無くなることになる〔図１（ｅ）〕。このＣＭＰは、次
の条件で行なわれる。研磨には、コロイダルシリカ（濃
度１２ｗｔ％）にアンモニウム塩を添加したｐＨ７〜８
の研磨剤を用いる。研磨パッドを有する定盤と、Ｐ型シ
リコン基板１１を吸着させる研磨ヘッドとの回転速度
は、それぞれ５０ｒｐｍ，１００ｒｐｍである。研磨ヘ
ッドの加重は２．１×１０4 Ｐａである。研磨剤の添加
量は毎分５０ｃｃである。この条件での２酸化シリコン
膜４１の研磨速度は、約１００ｎｍ／ｍｉｎである。
【００２０】続いて、公知のフォトリソグラフィ技術に
より、Ｎ+ 型拡散層１６等に達するコンタクト孔５１が
形成される。その後、６弗化タングステン（ＷＦ6 ）ガ
スと水素（Ｈ2 ）とを用いる熱化学気相成長法により、
厚さ約１．２μｍのタングステン膜５２がコンタクト孔
５１内に選択的に成長される。このとき、６弗化タング
ステンガスおよび水素の流量は２０ｓｃｃｍおよび１２
ｓｃｃｍであり、基板温度は２７０℃、圧力は約４Ｐａ
である。これらの条件のとき、タングステン膜５２の成
長速度は、約０．６μｍ／ｍｉｎである。引き続いて、
厚さ約５０ｎｍのチタン膜５３，厚さ約０．１μｍの窒
化チタン膜５４，厚さ約０．５μｍのアルミニウム−銅
合金膜５５および厚さ約０．１μｍの窒化チタン膜５６
が順次形成され、これらからなる金属積層膜がパターニ
ングされて上層金属配線が形成される。これにより本実
施例を採用した半導体装置の製造が終了する〔図２〕。
より、Ｎ+ 型拡散層１６等に達するコンタクト孔５１が
形成される。その後、６弗化タングステン（ＷＦ6 ）ガ
スと水素（Ｈ2 ）とを用いる熱化学気相成長法により、
厚さ約１．２μｍのタングステン膜５２がコンタクト孔
５１内に選択的に成長される。このとき、６弗化タング
ステンガスおよび水素の流量は２０ｓｃｃｍおよび１２
ｓｃｃｍであり、基板温度は２７０℃、圧力は約４Ｐａ
である。これらの条件のとき、タングステン膜５２の成
長速度は、約０．６μｍ／ｍｉｎである。引き続いて、
厚さ約５０ｎｍのチタン膜５３，厚さ約０．１μｍの窒
化チタン膜５４，厚さ約０．５μｍのアルミニウム−銅
合金膜５５および厚さ約０．１μｍの窒化チタン膜５６
が順次形成され、これらからなる金属積層膜がパターニ
ングされて上層金属配線が形成される。これにより本実
施例を採用した半導体装置の製造が終了する〔図２〕。
【００２１】上記第１の実施例の採用により、例えば約
０．３５μｍのゲート長（多結晶シリコンゲート電極１
４のゲート電極線幅）を有するチタン・サリサイド構造
のＮチャネルＭＯＳトランジスタにおいても、多結晶シ
リコンゲート電極１４上面に形成されたチタン・シリサ
イド膜１７ａの凝集の発生は回避され、このチタン・シ
リサイド膜１７ａのシート抵抗は十分に低い値（約６Ω
／□）であった。また、上記ＭＯＳトランジスタに対す
る印加電圧５Ｖ，保管温度１５０℃での１０００時各の
高温バイアス試験でのしきい値（ＶTH）の変動は約−５
％であり、十分実用に耐えることが証明された。これ
は、上記７５０℃の熱処理により、ＰＳＧ膜３１中の残
留水分の排除が十分に行なわれた結果である。さらに、
上面が（平坦な表面を有する）２酸化シリコン膜４１ａ
からなる層間絶縁膜のため、例えば線幅０．４μｍの上
層金属配線の形成も容易になった。
０．３５μｍのゲート長（多結晶シリコンゲート電極１
４のゲート電極線幅）を有するチタン・サリサイド構造
のＮチャネルＭＯＳトランジスタにおいても、多結晶シ
リコンゲート電極１４上面に形成されたチタン・シリサ
イド膜１７ａの凝集の発生は回避され、このチタン・シ
リサイド膜１７ａのシート抵抗は十分に低い値（約６Ω
／□）であった。また、上記ＭＯＳトランジスタに対す
る印加電圧５Ｖ，保管温度１５０℃での１０００時各の
高温バイアス試験でのしきい値（ＶTH）の変動は約−５
％であり、十分実用に耐えることが証明された。これ
は、上記７５０℃の熱処理により、ＰＳＧ膜３１中の残
留水分の排除が十分に行なわれた結果である。さらに、
上面が（平坦な表面を有する）２酸化シリコン膜４１ａ
からなる層間絶縁膜のため、例えば線幅０．４μｍの上
層金属配線の形成も容易になった。
【００２２】上記第１の実施例はチタン・サリサイド構
造のＮチャネルＭＯＳトランジスタ上に形成する層間絶
縁膜の形成方法に関するものであるが、本実施例はチタ
ン・サリサイド構造のＰチャネルＭＯＳトランジスタも
しくはＣＭＯＳトランジスタにも適用できる。本実施例
をゲート長０．３５μｍのチタン・サリサイド構造のＰ
チャネルＭＯＳトランジスタに適用した場合、チタン・
サリサイド構造の上記ＮチャネルＭＯＳトランジスタの
形成と同じ膜厚（約３０ｎｍ）のチタン膜によりチタン
・シリサイド膜を形成したとしても、この多結晶シリコ
ンゲート電極の上面に自己整合的に形成されたチタン・
シリサイド膜のシート抵抗は約４Ω／□とＮチャネルＭ
ＯＳトランジスタより低い値になる。これは、チタン・
シリサイド膜１７ａの膜厚が約４０ｎｍであったのに対
して、ＰチャネルＭＯＳトランジスタの場合の多結晶シ
リコンゲート電極の上面に自己整合的に形成されたＣ５
４構造のチタン・シリサイド膜が約６３ｎｍと厚めにな
るためである。
造のＮチャネルＭＯＳトランジスタ上に形成する層間絶
縁膜の形成方法に関するものであるが、本実施例はチタ
ン・サリサイド構造のＰチャネルＭＯＳトランジスタも
しくはＣＭＯＳトランジスタにも適用できる。本実施例
をゲート長０．３５μｍのチタン・サリサイド構造のＰ
チャネルＭＯＳトランジスタに適用した場合、チタン・
サリサイド構造の上記ＮチャネルＭＯＳトランジスタの
形成と同じ膜厚（約３０ｎｍ）のチタン膜によりチタン
・シリサイド膜を形成したとしても、この多結晶シリコ
ンゲート電極の上面に自己整合的に形成されたチタン・
シリサイド膜のシート抵抗は約４Ω／□とＮチャネルＭ
ＯＳトランジスタより低い値になる。これは、チタン・
シリサイド膜１７ａの膜厚が約４０ｎｍであったのに対
して、ＰチャネルＭＯＳトランジスタの場合の多結晶シ
リコンゲート電極の上面に自己整合的に形成されたＣ５
４構造のチタン・シリサイド膜が約６３ｎｍと厚めにな
るためである。
【００２３】なお、上記第１の実施例では第３の絶縁膜
である２酸化シリコン膜４１の形成に高密度プラズマを
用いる化学気相成長法としてＥＣＲ−ＰＥＣＶＤ法を採
用したが、これに限定されるものではなく、ヘリコン波
を用いる化学気相成長（ＨＷ−ＰＥＣＶＤ）法もしくは
誘導結合型プラズマを用いる化学気相成長（ＩＣ−ＰＥ
ＣＶＤ）法を採用することもできる。プラズマ密度の均
一性の制約からＥＣＲ−ＰＥＣＶＤ法では６インチ程度
の径のシリコンウェハまでにしか使用できないが、ＨＷ
−ＰＥＣＶＤ法では８インチ程度の径のシリコンウェハ
まで，さらにＩＣ−ＰＥＣＶＤ法では８インチ以上の径
のシリコンウェハまで使用することができる。また、Ｉ
Ｃ−ＰＥＣＶＤ法に用いるＣＶＤ装置は、ＥＣＲ−ＰＥ
ＣＶＤ法もしくはＨＷ−ＰＥＣＶＤ法に用いるＣＶＤ装
置に比べて、小型化が容易である。
である２酸化シリコン膜４１の形成に高密度プラズマを
用いる化学気相成長法としてＥＣＲ−ＰＥＣＶＤ法を採
用したが、これに限定されるものではなく、ヘリコン波
を用いる化学気相成長（ＨＷ−ＰＥＣＶＤ）法もしくは
誘導結合型プラズマを用いる化学気相成長（ＩＣ−ＰＥ
ＣＶＤ）法を採用することもできる。プラズマ密度の均
一性の制約からＥＣＲ−ＰＥＣＶＤ法では６インチ程度
の径のシリコンウェハまでにしか使用できないが、ＨＷ
−ＰＥＣＶＤ法では８インチ程度の径のシリコンウェハ
まで，さらにＩＣ−ＰＥＣＶＤ法では８インチ以上の径
のシリコンウェハまで使用することができる。また、Ｉ
Ｃ−ＰＥＣＶＤ法に用いるＣＶＤ装置は、ＥＣＲ−ＰＥ
ＣＶＤ法もしくはＨＷ−ＰＥＣＶＤ法に用いるＣＶＤ装
置に比べて、小型化が容易である。
【００２４】半導体装置の製造工程の断面図である図３
を参照すると、本発明の第２の実施例は、上記第１の実
施例に比べて第２，第３の絶縁膜の形成方法が異なって
おり、次のようになっている。
を参照すると、本発明の第２の実施例は、上記第１の実
施例に比べて第２，第３の絶縁膜の形成方法が異なって
おり、次のようになっている。
【００２５】まず、上記第１の実施例と同様の方法によ
り、（第１の絶縁膜である）厚さ約０．２μｍの２酸化
シリコン膜２１までが形成される。その後、第２の絶縁
膜として、燐を含んだスピン・オン・グラス（ＳＯＧ）
膜からなる厚さ約３００ｎｍのＰＳＧ膜３２が全面に形
成される。このＰＳＧ膜３２の原料は、シラノール（Ｓ
ｉ（ＯＨ）4 ）のオリゴマーを主成分とし，トリエトキ
シ燐酸（ＰＯ（ＯＣ2Ｈ5 ）3 ）を添加（濃度；５ｍｏ
ｌ％）した固形成分濃度５ｗｔ％のエタノール溶液であ
る。１サイクルの工程では厚さ約１５０ｎｍのＳＯＧ膜
しか形成できないため、このＰＳＧ膜３２の形成には同
じ工程が２度繰り返される。この工程は次のようになっ
ている。上記エタノール溶液がＰ型シリコン基板１１表
面に滴下され、４０００ｒｐｍの回転速度で２０秒間回
転塗布される。１５０℃の窒素雰囲気のホットプレート
上で、１分間のプリベークが行なわれる。さらに、窒素
ガス雰囲気の電気炉内で、３００℃，６０分間の熱処理
が行なわれる。２サイクルの工程により厚さ約３００ｎ
ｍのＰＳＧ膜３２が形成された後、上記第１の実施例と
同様に、窒素ガス雰囲気の電気炉内で、７５０℃，３０
分間の熱処理が行なわれる。この熱処理によりＰＳＧ膜
３２は緻密化され，残留水分が減少される〔図３
（ａ）〕。多結晶シリコンゲート電極１４間の空隙距離
が狭い場合、上記第１の実施例におけるＰＳＧ膜３１に
比べると、ＳＯＧ膜からなる本実施例のＰＳＧ膜３２の
方が、この間の埋設性に優れている。
り、（第１の絶縁膜である）厚さ約０．２μｍの２酸化
シリコン膜２１までが形成される。その後、第２の絶縁
膜として、燐を含んだスピン・オン・グラス（ＳＯＧ）
膜からなる厚さ約３００ｎｍのＰＳＧ膜３２が全面に形
成される。このＰＳＧ膜３２の原料は、シラノール（Ｓ
ｉ（ＯＨ）4 ）のオリゴマーを主成分とし，トリエトキ
シ燐酸（ＰＯ（ＯＣ2Ｈ5 ）3 ）を添加（濃度；５ｍｏ
ｌ％）した固形成分濃度５ｗｔ％のエタノール溶液であ
る。１サイクルの工程では厚さ約１５０ｎｍのＳＯＧ膜
しか形成できないため、このＰＳＧ膜３２の形成には同
じ工程が２度繰り返される。この工程は次のようになっ
ている。上記エタノール溶液がＰ型シリコン基板１１表
面に滴下され、４０００ｒｐｍの回転速度で２０秒間回
転塗布される。１５０℃の窒素雰囲気のホットプレート
上で、１分間のプリベークが行なわれる。さらに、窒素
ガス雰囲気の電気炉内で、３００℃，６０分間の熱処理
が行なわれる。２サイクルの工程により厚さ約３００ｎ
ｍのＰＳＧ膜３２が形成された後、上記第１の実施例と
同様に、窒素ガス雰囲気の電気炉内で、７５０℃，３０
分間の熱処理が行なわれる。この熱処理によりＰＳＧ膜
３２は緻密化され，残留水分が減少される〔図３
（ａ）〕。多結晶シリコンゲート電極１４間の空隙距離
が狭い場合、上記第１の実施例におけるＰＳＧ膜３１に
比べると、ＳＯＧ膜からなる本実施例のＰＳＧ膜３２の
方が、この間の埋設性に優れている。
【００２６】次に、（第３の絶縁膜である）厚さ約０．
８μｍの２酸化シリコン膜４２が、ＥＣＲ−ＰＥＣＶＤ
法により形成される。本実施例でのＥＣＲ−ＰＥＣＶＤ
法は、Ｐ型シリコン基板１１に１３．５６ＭＨｚの高周
波バイアスが印加されていることを除いて、上記第１の
実施例におけるＥＣＲ−ＰＥＣＶＤ法と同じ条件で行な
われる。このときの２酸化シリコン膜４２の成膜速度
は、約４００ｎｍ／ｍｉｎである。この段階までの２酸
化シリコン膜２１，ＰＳＧ膜３２および２酸化シリコン
膜４２の合計膜厚は、約１．３μｍである〔図３
（ｂ）〕。高周波バイアスの印加のもとで形成された２
酸化シリコン膜４２は、上記第１の実施例における２酸
化シリコン膜４１より、埋設性に優れている。なお、こ
の埋設性に関する効果は、１００ｋＨｚ台の交流バイア
スの印加によっても得られる。また、ＨＷ−ＰＥＣＶＤ
法あるいはＩＣ−ＰＥＣＶＤ方を用いる場合にも、Ｐ型
シリコン基板１１に交流バイアスを印加することによ
り、同様の効果が得られる。
８μｍの２酸化シリコン膜４２が、ＥＣＲ−ＰＥＣＶＤ
法により形成される。本実施例でのＥＣＲ−ＰＥＣＶＤ
法は、Ｐ型シリコン基板１１に１３．５６ＭＨｚの高周
波バイアスが印加されていることを除いて、上記第１の
実施例におけるＥＣＲ−ＰＥＣＶＤ法と同じ条件で行な
われる。このときの２酸化シリコン膜４２の成膜速度
は、約４００ｎｍ／ｍｉｎである。この段階までの２酸
化シリコン膜２１，ＰＳＧ膜３２および２酸化シリコン
膜４２の合計膜厚は、約１．３μｍである〔図３
（ｂ）〕。高周波バイアスの印加のもとで形成された２
酸化シリコン膜４２は、上記第１の実施例における２酸
化シリコン膜４１より、埋設性に優れている。なお、こ
の埋設性に関する効果は、１００ｋＨｚ台の交流バイア
スの印加によっても得られる。また、ＨＷ−ＰＥＣＶＤ
法あるいはＩＣ−ＰＥＣＶＤ方を用いる場合にも、Ｐ型
シリコン基板１１に交流バイアスを印加することによ
り、同様の効果が得られる。
【００２７】次に、上記第１の実施例と同じ条件のＣＭ
Ｐ法により２酸化シリコン膜４２が約０．５μｍ研磨さ
れ、平坦化された表面を有する２酸化シリコン膜４２ａ
になる。これにより、本実施例の層間絶縁膜の形成が完
了する。この段階でのＰ型シリコン基板１１表面上での
段差は、概ね無くなることになる〔図３（ｃ）〕。
Ｐ法により２酸化シリコン膜４２が約０．５μｍ研磨さ
れ、平坦化された表面を有する２酸化シリコン膜４２ａ
になる。これにより、本実施例の層間絶縁膜の形成が完
了する。この段階でのＰ型シリコン基板１１表面上での
段差は、概ね無くなることになる〔図３（ｃ）〕。
【００２８】続いて、図示は省略するが、上記第１の実
施例と同様の方法により、Ｎ+ 型拡散層１６等に達する
コンタクト孔の形成，これらのコンタクト孔内への厚さ
約０．８μｍのタングステン膜の選択成長が行なわれ
る。さらに、厚さ約５０ｎｍのチタン膜，厚さ約０．１
μｍの窒化チタン膜，厚さ約０．５μｍのアルミニウム
−銅合金膜および厚さ約０．１μｍの窒化チタン膜が順
次形成され、これらからなる金属積層膜がパターニング
されて上層金属配線が形成される。これにより本実施例
を採用した半導体装置の製造が終了する。
施例と同様の方法により、Ｎ+ 型拡散層１６等に達する
コンタクト孔の形成，これらのコンタクト孔内への厚さ
約０．８μｍのタングステン膜の選択成長が行なわれ
る。さらに、厚さ約５０ｎｍのチタン膜，厚さ約０．１
μｍの窒化チタン膜，厚さ約０．５μｍのアルミニウム
−銅合金膜および厚さ約０．１μｍの窒化チタン膜が順
次形成され、これらからなる金属積層膜がパターニング
されて上層金属配線が形成される。これにより本実施例
を採用した半導体装置の製造が終了する。
【００２９】上記第２の実施例は、上記第１の実施例の
有する効果を有する。さらに、上述のように、本実施例
は、上記第１の実施例に比べて、埋設性に優れた層間絶
縁膜が形成できる。このことから、本実施例での層間絶
縁膜の膜厚は、上記第１の実施例での層間絶縁膜の膜厚
より薄くすることが可能になる。
有する効果を有する。さらに、上述のように、本実施例
は、上記第１の実施例に比べて、埋設性に優れた層間絶
縁膜が形成できる。このことから、本実施例での層間絶
縁膜の膜厚は、上記第１の実施例での層間絶縁膜の膜厚
より薄くすることが可能になる。
【００３０】
【発明の効果】以上説明したように本発明の半導体装置
の層間絶縁膜の形成方法によれば、２酸化シリコンから
なる第１の絶縁膜を形成し、少なくとも燐を含んだ２酸
化シリコン系の第２の絶縁膜を形成し、高々８００℃の
窒素ガス雰囲気で熱処理を行ない、高密度プラズマを用
いる化学気相成長法により２酸化シリコンからなる第３
の絶縁膜を形成し、ＣＭＰ法により第３の絶縁膜の表面
を平坦化することにより、シリコン基板表面に形成され
たチタン・サリサイド構造のＭＯＳトランジスタを覆う
層間絶縁膜が形成される。
の層間絶縁膜の形成方法によれば、２酸化シリコンから
なる第１の絶縁膜を形成し、少なくとも燐を含んだ２酸
化シリコン系の第２の絶縁膜を形成し、高々８００℃の
窒素ガス雰囲気で熱処理を行ない、高密度プラズマを用
いる化学気相成長法により２酸化シリコンからなる第３
の絶縁膜を形成し、ＣＭＰ法により第３の絶縁膜の表面
を平坦化することにより、シリコン基板表面に形成され
たチタン・サリサイド構造のＭＯＳトランジスタを覆う
層間絶縁膜が形成される。
【００３１】このため、本発明を採用することにより、
チタン・シリサイド膜の抵抗値の上昇は抑制され、チタ
ン・サリサイド構造のＭＯＳトランジスタの特性劣化が
低減され、かつ、層間絶縁膜表面への微細な線幅を有す
る上層金属配線の形成が容易になる。
チタン・シリサイド膜の抵抗値の上昇は抑制され、チタ
ン・サリサイド構造のＭＯＳトランジスタの特性劣化が
低減され、かつ、層間絶縁膜表面への微細な線幅を有す
る上層金属配線の形成が容易になる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】上記第１の実施例の断面図である。
【図３】本発明の第２の実施例の製造工程の断面図であ
る。
る。
１１ Ｐ型シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ 多結晶シリコンゲート電極 １５ サイドウォール・スペーサ １６ Ｎ+ 型拡散層 １７ａ，１７ｂ チタン・シリサイド膜 ２１，４１，４１ａ，４２，４２ａ ２酸化シリコン
膜 ３１，３２ ＰＳＧ膜 ５１ コンタクト孔 ５２ タングステン膜 ５３ チタン膜 ５４，５６ 窒化チタン膜 ５５ アルミニウム−銅合金膜
膜 ３１，３２ ＰＳＧ膜 ５１ コンタクト孔 ５２ タングステン膜 ５３ チタン膜 ５４，５６ 窒化チタン膜 ５５ アルミニウム−銅合金膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/304 331 H01L 21/316 H01L 21/768
Claims (4)
- 【請求項１】 チタン・サリサイド構造のＭＯＳトラン
ジスタが形成されたシリコン基板の表面に、２酸化シリ
コンからなる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面に、少なくとも燐を含んだ２酸
化シリコン系の第２の絶縁膜を形成する工程と、 高々８００℃の窒素ガス雰囲気で熱処理を行なう工程
と、 高密度プラズマを用いる化学気相成長法により、前記第
２の絶縁膜の表面に、２酸化シリコンからなる第３の絶
縁膜を形成する工程と、 化学機械研磨法により、前記第３の絶縁膜の表面を平坦
化する工程とを有することを特徴とする半導体装置の層
間絶縁膜の形成方法。 - 【請求項２】 前記第２の絶縁膜が化学気相成長法によ
るＰＳＧ膜もしくは燐を含有するスピン・オン・グラス
膜であることを特徴とする請求項１記載の半導体装置の
層間絶縁膜の形成方法。 - 【請求項３】 前記高密度プラズマを用いる化学気相成
長法が、電子サイクロトロン共鳴を用いる化学気相成長
法，ヘリコン波を用いる化学気相成長法もしくは誘導結
合型プラズマを用いる化学気相成長法であることを特徴
とする請求項１あるいは請求項２記載の半導体装置の層
間絶縁膜の形成方法。 - 【請求項４】 前記高密度プラズマを用いる化学気相成
長法が、前記シリコン基板に交流バイアスを印加せしめ
ながら行なわれることを特徴とする請求項３記載の半導
体装置の層間絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057849A JP2822910B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の層間絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057849A JP2822910B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の層間絶縁膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255791A JPH08255791A (ja) | 1996-10-01 |
| JP2822910B2 true JP2822910B2 (ja) | 1998-11-11 |
Family
ID=13067436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057849A Expired - Fee Related JP2822910B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の層間絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822910B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223737A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | 半導体装置の製造方法 |
| JP3211950B2 (ja) | 1998-01-19 | 2001-09-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0954017A3 (en) | 1998-04-16 | 2000-08-09 | STMicroelectronics, Inc. | A semiconductor structure having an improved pre-metal dielectric stack |
| US6756308B2 (en) | 2001-02-13 | 2004-06-29 | Ekc Technology, Inc. | Chemical-mechanical planarization using ozone |
| KR100453909B1 (ko) * | 2002-10-23 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
| CN1309046C (zh) * | 2002-12-25 | 2007-04-04 | 旺宏电子股份有限公司 | 存储器的制造方法 |
| WO2006029651A1 (en) * | 2004-09-16 | 2006-03-23 | S.O.I.Tec Silicon On Insulator Technologies | Method of manufacturing a silicon dioxide layer |
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