JPH06260446A - 配線構造の製造方法 - Google Patents
配線構造の製造方法Info
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Abstract
(57)【要約】
【目的】 本発明は、バリア性に優れた反応防止層を形
成するとともに、半導体基板と反応防止層とのオーミッ
ク特性の向上を図る。 【構成】 半導体基板11上に反応防止層18を形成し、そ
れを介して半導体基板11に接続する配線23を形成する配
線構造の製造方法であって、反応防止層18を成膜中に、
その成膜を一旦停止してから、再度その成膜を行って、
成膜を一旦停止する前に形成した第１の反応防止層16の
表面に、成膜を再開してから形成した第２の反応防止層
17を成膜する。また反応防止層18を成膜した後に、酸素
を含む雰囲気で熱処理を行う。その温度は、例えば４０
０℃以上６００℃以下に設定する。この熱処理は、第１
の反応防止層16を形成した後、または第２の反応防止層
17を形成した後、または第１反応防止層16を形成した後
と第２の反応防止層17を形成した後とに行ってもよい。
成するとともに、半導体基板と反応防止層とのオーミッ
ク特性の向上を図る。 【構成】 半導体基板11上に反応防止層18を形成し、そ
れを介して半導体基板11に接続する配線23を形成する配
線構造の製造方法であって、反応防止層18を成膜中に、
その成膜を一旦停止してから、再度その成膜を行って、
成膜を一旦停止する前に形成した第１の反応防止層16の
表面に、成膜を再開してから形成した第２の反応防止層
17を成膜する。また反応防止層18を成膜した後に、酸素
を含む雰囲気で熱処理を行う。その温度は、例えば４０
０℃以上６００℃以下に設定する。この熱処理は、第１
の反応防止層16を形成した後、または第２の反応防止層
17を形成した後、または第１反応防止層16を形成した後
と第２の反応防止層17を形成した後とに行ってもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に用いられ
る配線構造の製造方法に関するものである。
る配線構造の製造方法に関するものである。
【０００２】
【従来の技術】デバイスの高集積化にともない、半導体
デバイスの設計寸法ルールは微細化し、それにともない
コンタクトホール径も微細化している。このためコンタ
クトホール内に形成する反応防止層（バリアメタル）の
カバリッジが悪化し、バリア性の低下を来している。ま
た従来のスパッタ法では、微細なコンタクトホールの内
部を埋め込む状態に、配線用の金属層となる例えばアル
ミニウム−シリコン層を形成することが困難になってき
ている。
デバイスの設計寸法ルールは微細化し、それにともない
コンタクトホール径も微細化している。このためコンタ
クトホール内に形成する反応防止層（バリアメタル）の
カバリッジが悪化し、バリア性の低下を来している。ま
た従来のスパッタ法では、微細なコンタクトホールの内
部を埋め込む状態に、配線用の金属層となる例えばアル
ミニウム−シリコン層を形成することが困難になってき
ている。
【０００３】その解決方法として、例えば高温スパッタ
法によって、コンタクトホールを埋め込む方法が提案さ
れている。高温スパッタ法は、アルミニウム−シリコン
膜を成膜する際に、５００℃以上の高温度で半導体基板
を加熱することで、アルミニウム−シリコン膜をリフロ
ー状態にしてコンタクトホール内に流し込み、微細な径
のコンタクトホールの内部をアルミニウム−シリコン膜
で完全に埋め込むという技術が提案されている。この高
温スパッタ法を用いれば、コンタクトホールの径が０．
１μｍのものでも完全に埋め込むことが可能になる。
法によって、コンタクトホールを埋め込む方法が提案さ
れている。高温スパッタ法は、アルミニウム−シリコン
膜を成膜する際に、５００℃以上の高温度で半導体基板
を加熱することで、アルミニウム−シリコン膜をリフロ
ー状態にしてコンタクトホール内に流し込み、微細な径
のコンタクトホールの内部をアルミニウム−シリコン膜
で完全に埋め込むという技術が提案されている。この高
温スパッタ法を用いれば、コンタクトホールの径が０．
１μｍのものでも完全に埋め込むことが可能になる。
【０００４】
【発明が解決しようとする課題】しかしながら、高温ス
パッタ法では成膜時に半導体基板の温度を５００℃以上
の高温度に加熱するために、下地の反応防止層が破れ、
半導体基板上にアルミニウムスパイクを発生させる課題
を生じる。この課題を図９により説明する。図に示すよ
うに、半導体基板５１の上面には、コンタクトホール５
２を設けた絶縁膜５３が形成されている。このコンタク
トホール５２の底部を含む内壁には反応防止層５４が形
成されている。さらに反応防止層５４上でコンタクトホ
ール５２を埋め込む状態に、アルミニウム系金属膜より
なる配線５５が形成されている。
パッタ法では成膜時に半導体基板の温度を５００℃以上
の高温度に加熱するために、下地の反応防止層が破れ、
半導体基板上にアルミニウムスパイクを発生させる課題
を生じる。この課題を図９により説明する。図に示すよ
うに、半導体基板５１の上面には、コンタクトホール５
２を設けた絶縁膜５３が形成されている。このコンタク
トホール５２の底部を含む内壁には反応防止層５４が形
成されている。さらに反応防止層５４上でコンタクトホ
ール５２を埋め込む状態に、アルミニウム系金属膜より
なる配線５５が形成されている。
【０００５】このような配線構造では、反応防止層５４
のカバリッジが最も悪い部分より、配線５５のアルミニ
ウム原子が矢印で示すように半導体基板５１内に拡散す
る。特に、スパッタで成膜した窒化チタン膜は（１１
１）配向を有した多結晶窒化チタンになるので、各結晶
の粒界（図示せず）からバリア性が劣化するとされてい
る。
のカバリッジが最も悪い部分より、配線５５のアルミニ
ウム原子が矢印で示すように半導体基板５１内に拡散す
る。特に、スパッタで成膜した窒化チタン膜は（１１
１）配向を有した多結晶窒化チタンになるので、各結晶
の粒界（図示せず）からバリア性が劣化するとされてい
る。
【０００６】さらに、高温スパッタ法では、半導体基板
が５００℃以上の温度に加熱される。このとき、良好な
オーミックコンタクトを得るために、通常、反応防止層
として機能する窒化チタン膜の下層にはチタン膜が形成
されている。このような構造では、５００℃程度で、チ
タン膜のチタンが半導体基板のシリコンと反応してチタ
ンシリサイド層を形成する。このため、カバリッジの悪
い反応防止層はさらにそのバリア性を悪化させる。例え
ば高温スパッタ法によって、アルミニウム−シリコン膜
を成膜した場合には、反応防止層のバリア性が劣化した
部分よりアルミニウムが侵入し、下地のチタン膜または
チタンシリサイド層と反応する。その結果、下地の半導
体基板のシリコンは、チタン層，シリサイド層，アルミ
ニウム−シリコン層にまで吸い上げられ、アルミニウム
スパイクを発生させる。
が５００℃以上の温度に加熱される。このとき、良好な
オーミックコンタクトを得るために、通常、反応防止層
として機能する窒化チタン膜の下層にはチタン膜が形成
されている。このような構造では、５００℃程度で、チ
タン膜のチタンが半導体基板のシリコンと反応してチタ
ンシリサイド層を形成する。このため、カバリッジの悪
い反応防止層はさらにそのバリア性を悪化させる。例え
ば高温スパッタ法によって、アルミニウム−シリコン膜
を成膜した場合には、反応防止層のバリア性が劣化した
部分よりアルミニウムが侵入し、下地のチタン膜または
チタンシリサイド層と反応する。その結果、下地の半導
体基板のシリコンは、チタン層，シリサイド層，アルミ
ニウム−シリコン層にまで吸い上げられ、アルミニウム
スパイクを発生させる。
【０００７】本発明は、バリア性に優れた配線構造とそ
の製造方法を提供することを目的とする。
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた配線構造の製造方法である。すな
わち、半導体基板に反応防止層を形成した後、反応防止
層を介して半導体基板に接続する配線を形成する配線構
造の製造方法であって、反応防止層の成膜中に、その成
膜を一旦停止してから、再度その成膜を行って、成膜を
一旦停止する前に形成した第１の反応防止層の表面に、
成膜を再開してから形成した第２の反応防止層を成膜す
る。
成するためになされた配線構造の製造方法である。すな
わち、半導体基板に反応防止層を形成した後、反応防止
層を介して半導体基板に接続する配線を形成する配線構
造の製造方法であって、反応防止層の成膜中に、その成
膜を一旦停止してから、再度その成膜を行って、成膜を
一旦停止する前に形成した第１の反応防止層の表面に、
成膜を再開してから形成した第２の反応防止層を成膜す
る。
【０００９】または半導体基板に反応防止層を介して配
線を接続する配線構造の製造方法であって、反応防止層
を成膜した後に熱処理を行う。上記熱処理は、酸素を混
合させた不活性なガス雰囲気または大気中にて行う。そ
の熱処理温度は、４００℃以上６００℃以下の温度に設
定される。また上記配線構造の製造方法において、半導
体基板の表面にオーミック層を成膜した後、第１，第２
の反応防止層を成膜する、または反応防止層を成膜して
もよい。
線を接続する配線構造の製造方法であって、反応防止層
を成膜した後に熱処理を行う。上記熱処理は、酸素を混
合させた不活性なガス雰囲気または大気中にて行う。そ
の熱処理温度は、４００℃以上６００℃以下の温度に設
定される。また上記配線構造の製造方法において、半導
体基板の表面にオーミック層を成膜した後、第１，第２
の反応防止層を成膜する、または反応防止層を成膜して
もよい。
【００１０】
【作用】上記配線構造の製造方法では、反応防止層の成
膜中に、その成膜を一旦停止してから、再度その成膜を
行って、成膜を一旦停止する前に形成した第１の反応防
止層の表面に、成膜を再開してから形成した第２の反応
防止層を成膜することにより、半導体基板の成膜面に対
して、第２の反応防止層の結晶粒界が第１の反応防止層
の結晶粒界に対して線状に重なることが大幅に減少す
る。このため、アルミニウム系金属よりなる配線を形成
した際に、反応防止層の結晶粒界を通してアルミニウム
が突き抜けることが防止される。
膜中に、その成膜を一旦停止してから、再度その成膜を
行って、成膜を一旦停止する前に形成した第１の反応防
止層の表面に、成膜を再開してから形成した第２の反応
防止層を成膜することにより、半導体基板の成膜面に対
して、第２の反応防止層の結晶粒界が第１の反応防止層
の結晶粒界に対して線状に重なることが大幅に減少す
る。このため、アルミニウム系金属よりなる配線を形成
した際に、反応防止層の結晶粒界を通してアルミニウム
が突き抜けることが防止される。
【００１１】または反応防止層を成膜した後に熱処理を
行うことにより、各反応防止層の結晶粒界に酸素が侵入
して、当該結晶粒界は酸素によって埋め込まれる状態に
なる。このため、結晶粒界を通してアルミニウムが突き
抜けることが防止される。上記熱処理を、酸素を混合さ
せた不活性なガス雰囲気または大気中にて行うことによ
り、結晶粒界中に酸素が入り易くなる。さらに熱処理温
度を、４００℃以上６００℃以下の温度に設定すること
により、コンタクト抵抗を大きく上昇させることなく結
晶粒界中に酸素が取り込まれる。
行うことにより、各反応防止層の結晶粒界に酸素が侵入
して、当該結晶粒界は酸素によって埋め込まれる状態に
なる。このため、結晶粒界を通してアルミニウムが突き
抜けることが防止される。上記熱処理を、酸素を混合さ
せた不活性なガス雰囲気または大気中にて行うことによ
り、結晶粒界中に酸素が入り易くなる。さらに熱処理温
度を、４００℃以上６００℃以下の温度に設定すること
により、コンタクト抵抗を大きく上昇させることなく結
晶粒界中に酸素が取り込まれる。
【００１２】また上記配線構造の製造方法において、半
導体基板の表面にオーミック層を成膜した後、上記第
１，第２の反応防止層を成膜する、または上記反応防止
層を成膜したことにより、オーミック特性が向上する。
導体基板の表面にオーミック層を成膜した後、上記第
１，第２の反応防止層を成膜する、または上記反応防止
層を成膜したことにより、オーミック特性が向上する。
【００１３】
【実施例】本発明の実施例を、図１，図２の製造工程図
（その１），（その２）により説明する。図１の（１）
に示すように、半導体基板１１の上層には拡散層１２が
形成されている。この半導体基板１１の上面には絶縁膜
１３が成膜されている。また上記拡散層１２上の絶縁膜
１３にはコンタクトホール１４が設けられている。まず
スパッタ法によって、上記コンタクトホール１４の底部
を含むその内壁と前記絶縁膜１３の上面とにチタン膜１
５を例えば３０ｎｍの膜厚に成膜する。このときの成膜
条件としては、例えば、スパッタガスに流量が１００ｓ
ｃｃｍのアルゴン（Ａｒ）ガスを用い、成膜雰囲気の圧
力を例えば０．４７Ｐａ、成膜温度を例えば１５０℃、
パワーを例えば１ｋＷに設定する。
（その１），（その２）により説明する。図１の（１）
に示すように、半導体基板１１の上層には拡散層１２が
形成されている。この半導体基板１１の上面には絶縁膜
１３が成膜されている。また上記拡散層１２上の絶縁膜
１３にはコンタクトホール１４が設けられている。まず
スパッタ法によって、上記コンタクトホール１４の底部
を含むその内壁と前記絶縁膜１３の上面とにチタン膜１
５を例えば３０ｎｍの膜厚に成膜する。このときの成膜
条件としては、例えば、スパッタガスに流量が１００ｓ
ｃｃｍのアルゴン（Ａｒ）ガスを用い、成膜雰囲気の圧
力を例えば０．４７Ｐａ、成膜温度を例えば１５０℃、
パワーを例えば１ｋＷに設定する。
【００１４】次いで図１の（２）に示すように、スパッ
タ法によって、上記チタン膜１５の表面に第１の反応防
止膜１６を例えば５０ｎｍの膜厚に成膜する。この反応
防止膜１６は、例えば窒化チタン膜よりなる。このとき
の成膜条件としては、例えばスパッタガスに流量が４０
ｓｃｃｍのアルゴン（Ａｒ）ガスと流量が７０ｓｃｃｍ
の窒素（Ｎ2 ）ガスとの混合ガスを用い、成膜雰囲気の
圧力を例えば０．４７Ｐａ、パワーを例えば５ｋＷに設
定する。その後プラズマの発生を停止する。
タ法によって、上記チタン膜１５の表面に第１の反応防
止膜１６を例えば５０ｎｍの膜厚に成膜する。この反応
防止膜１６は、例えば窒化チタン膜よりなる。このとき
の成膜条件としては、例えばスパッタガスに流量が４０
ｓｃｃｍのアルゴン（Ａｒ）ガスと流量が７０ｓｃｃｍ
の窒素（Ｎ2 ）ガスとの混合ガスを用い、成膜雰囲気の
圧力を例えば０．４７Ｐａ、パワーを例えば５ｋＷに設
定する。その後プラズマの発生を停止する。
【００１５】続いて図１の（３）に示すように、上記第
１の反応防止膜１６の成膜条件と同様の条件にて、スパ
ッタ法によって、第１の反応防止層１６の表面に第２の
反応防止膜１７を例えば５０ｎｍの膜厚に成膜する。こ
の第２の反応防止膜１７も、上記第１の反応防止膜１６
と同様に窒化チタン膜よりなる。このようにして、第
１，第２の反応防止層１６，１７よりなる反応防止層１
８が形成される。
１の反応防止膜１６の成膜条件と同様の条件にて、スパ
ッタ法によって、第１の反応防止層１６の表面に第２の
反応防止膜１７を例えば５０ｎｍの膜厚に成膜する。こ
の第２の反応防止膜１７も、上記第１の反応防止膜１６
と同様に窒化チタン膜よりなる。このようにして、第
１，第２の反応防止層１６，１７よりなる反応防止層１
８が形成される。
【００１６】その後、上記第１，第２の反応防止膜１
６，１７を形成した半導体基板１１を熱処理する。この
熱処理条件としては、例えば熱処理雰囲気を、例えば流
量が６ｄｍ3 ／分の窒素（Ｎ2 ）ガスと１．２ｄｍ3 ／
分の酸素（Ｏ2 ）ガスとの混合ガスにし、雰囲気の温度
を例えば５００℃、熱処理時間を例えば３０分に設定す
る。この熱処理は、第１の反応防止層１６を形成した後
に行ってもよい。
６，１７を形成した半導体基板１１を熱処理する。この
熱処理条件としては、例えば熱処理雰囲気を、例えば流
量が６ｄｍ3 ／分の窒素（Ｎ2 ）ガスと１．２ｄｍ3 ／
分の酸素（Ｏ2 ）ガスとの混合ガスにし、雰囲気の温度
を例えば５００℃、熱処理時間を例えば３０分に設定す
る。この熱処理は、第１の反応防止層１６を形成した後
に行ってもよい。
【００１７】次いで配線を形成する、まず図２の（４）
に示すように、スパッタ法によって、上記第２の反応防
止層１７の表面に、チタン膜２１を例えば３０ｎｍの膜
厚に成膜する。この成膜は、上記図１の（１）で説明し
たと同様の成膜条件にて行う。続いて高温スパッタ法に
よって、上記コンタクトホール１４の内部を埋め込むと
ともに上記チタン膜２１の上面に、例えばアルミニウム
合金膜２２（例えばアルミニウム−シリコン膜またはア
ルミニウム−シリコン−銅膜等）を、例えば５００ｎｍ
の膜厚に成膜する。このときの成膜条件としては、例え
ばスパッタガスに流量が４０ｓｃｃｍのアルゴン（Ａ
ｒ）ガスを用い、成膜雰囲気の圧力を例えば０．４７Ｐ
ａ、成膜温度を例えば５００℃、パワーを例えば２２．
５ｋＷに設定する。
に示すように、スパッタ法によって、上記第２の反応防
止層１７の表面に、チタン膜２１を例えば３０ｎｍの膜
厚に成膜する。この成膜は、上記図１の（１）で説明し
たと同様の成膜条件にて行う。続いて高温スパッタ法に
よって、上記コンタクトホール１４の内部を埋め込むと
ともに上記チタン膜２１の上面に、例えばアルミニウム
合金膜２２（例えばアルミニウム−シリコン膜またはア
ルミニウム−シリコン−銅膜等）を、例えば５００ｎｍ
の膜厚に成膜する。このときの成膜条件としては、例え
ばスパッタガスに流量が４０ｓｃｃｍのアルゴン（Ａ
ｒ）ガスを用い、成膜雰囲気の圧力を例えば０．４７Ｐ
ａ、成膜温度を例えば５００℃、パワーを例えば２２．
５ｋＷに設定する。
【００１８】その後図２の（５）に示すように、通常の
ホトリソグラフィー技術とエッチング（例えばドライエ
ッチング）とによって、上記アルミニウム合金膜２２と
チタン膜２１と反応防止層１８とチタン膜１５との２点
鎖線で示す部分を除去し、残したアルミニウム合金膜２
２とチタン膜２１と反応防止層１８とチタン膜１５とで
配線２３を形成する。このときのエッチング条件として
は、例えばエッチングガスに、流量が６０ｓｃｃｍの三
塩化ホウ素（ＢＣｌ3 ）と流量が９０ｓｃｃｍの塩素
（Ｃｌ2 ）との混合ガスを用い、エッチング雰囲気の圧
力を例えば１６ｍＰａ、マイクロ波パワーを例えば１ｋ
Ｗ、ＲＦパワーを例えば５０Ｗに設定する。
ホトリソグラフィー技術とエッチング（例えばドライエ
ッチング）とによって、上記アルミニウム合金膜２２と
チタン膜２１と反応防止層１８とチタン膜１５との２点
鎖線で示す部分を除去し、残したアルミニウム合金膜２
２とチタン膜２１と反応防止層１８とチタン膜１５とで
配線２３を形成する。このときのエッチング条件として
は、例えばエッチングガスに、流量が６０ｓｃｃｍの三
塩化ホウ素（ＢＣｌ3 ）と流量が９０ｓｃｃｍの塩素
（Ｃｌ2 ）との混合ガスを用い、エッチング雰囲気の圧
力を例えば１６ｍＰａ、マイクロ波パワーを例えば１ｋ
Ｗ、ＲＦパワーを例えば５０Ｗに設定する。
【００１９】上記第１の実施例では、反応防止層１８の
成膜中に、その成膜を一旦停止してから、再度その成膜
を開始して、成膜を一旦停止する前に形成した第１の反
応防止層１６の表面に、成膜を再開して形成した第２の
反応防止層１７を成膜した。このため図３に示すよう
に、半導体基板（１１）の成膜面に対して、第１の反応
防止層１６の結晶粒界３１（破線で示す部分）に対して
第２の反応防止層１７の結晶粒界３２（実線で示す部
分）が交差することはあっても線状に重なることが大幅
に減少する。したがって、上記図１，図２に示したよう
にアルミニウム系金属よりなる配線２３を形成した際
に、第１，第２の反応防止層１６，１７の結晶粒界３
１，３２を通して配線２３のアルミニウムが突き抜ける
ことがほとんどなくなる。
成膜中に、その成膜を一旦停止してから、再度その成膜
を開始して、成膜を一旦停止する前に形成した第１の反
応防止層１６の表面に、成膜を再開して形成した第２の
反応防止層１７を成膜した。このため図３に示すよう
に、半導体基板（１１）の成膜面に対して、第１の反応
防止層１６の結晶粒界３１（破線で示す部分）に対して
第２の反応防止層１７の結晶粒界３２（実線で示す部
分）が交差することはあっても線状に重なることが大幅
に減少する。したがって、上記図１，図２に示したよう
にアルミニウム系金属よりなる配線２３を形成した際
に、第１，第２の反応防止層１６，１７の結晶粒界３
１，３２を通して配線２３のアルミニウムが突き抜ける
ことがほとんどなくなる。
【００２０】また熱処理は、上記説明したように、第２
の反応防止層１７を形成した後、あるいは第１の反応防
止層１６を形成した後に行ってもよく、または、第１の
反応防止層１６を形成した後と第２の反応防止層１７を
形成した後とに行ってもよい。上記熱処理を行うことに
より、各第１の反応防止層１６または第２の反応防止層
１７のいずれか一方または両方の結晶粒界に酸素が侵入
して、当該結晶粒界は酸素によって埋め込まれる。この
ため、上記結晶粒界を通して配線のアルミニウムが突き
抜けなくなる。
の反応防止層１７を形成した後、あるいは第１の反応防
止層１６を形成した後に行ってもよく、または、第１の
反応防止層１６を形成した後と第２の反応防止層１７を
形成した後とに行ってもよい。上記熱処理を行うことに
より、各第１の反応防止層１６または第２の反応防止層
１７のいずれか一方または両方の結晶粒界に酸素が侵入
して、当該結晶粒界は酸素によって埋め込まれる。この
ため、上記結晶粒界を通して配線のアルミニウムが突き
抜けなくなる。
【００２１】上記熱処理温度は、５００℃に限定される
ことはなく、例えば４００℃以上６００℃以下の任意の
温度に設定することが可能である。すなわちこの熱処理
では、反応防止層の結晶粒界に酸素を取り込んで、その
結晶粒界を埋め込めればよい。上記第１の実施例で熱処
理温度を５００℃に設定したのは、図４のリーク電流と
熱処理温度との関係図を示すように、熱処理温度が５０
０℃のときに最もリーク電流が小さくなるからである。
したがって、この温度で熱処理した場合が、最も接合リ
ークは小さくなる。なお図では、縦軸にリーク電流を示
し、横軸に熱処理温度を示す。
ことはなく、例えば４００℃以上６００℃以下の任意の
温度に設定することが可能である。すなわちこの熱処理
では、反応防止層の結晶粒界に酸素を取り込んで、その
結晶粒界を埋め込めればよい。上記第１の実施例で熱処
理温度を５００℃に設定したのは、図４のリーク電流と
熱処理温度との関係図を示すように、熱処理温度が５０
０℃のときに最もリーク電流が小さくなるからである。
したがって、この温度で熱処理した場合が、最も接合リ
ークは小さくなる。なお図では、縦軸にリーク電流を示
し、横軸に熱処理温度を示す。
【００２２】また上記熱処理の雰囲気は、酸素と窒素と
の混合ガス雰囲気に限定されることはなく、例えば酸素
を混合させた不活性なガス雰囲気または大気（乾燥大気
が望ましい）中にて行うことも可能である。そこでリー
ク電流と熱処理時の酸素濃度の関係を、図５により説明
する。図では、縦軸にリーク電流を示し、横軸に酸素濃
度を示す。この酸素濃度は、窒素と酸素との混合ガス中
に占める酸素の割合を示す。図を示すように、酸素濃度
２０％程度のときに最もリーク電流が小さくなるので、
この酸素濃度で熱処理した場合が、最も接合リークは小
さくなる。
の混合ガス雰囲気に限定されることはなく、例えば酸素
を混合させた不活性なガス雰囲気または大気（乾燥大気
が望ましい）中にて行うことも可能である。そこでリー
ク電流と熱処理時の酸素濃度の関係を、図５により説明
する。図では、縦軸にリーク電流を示し、横軸に酸素濃
度を示す。この酸素濃度は、窒素と酸素との混合ガス中
に占める酸素の割合を示す。図を示すように、酸素濃度
２０％程度のときに最もリーク電流が小さくなるので、
この酸素濃度で熱処理した場合が、最も接合リークは小
さくなる。
【００２３】上記第１の実施例では、チタン膜１５を成
膜したことにより、このチタン膜１５が半導体基板１１
の表面に生成されている自然酸化膜（図示せず）を還元
する。このため、チタン膜１５は、最低限、１モノレイ
ヤー程度の膜厚が必要になる。したがって、その膜厚と
しては、０．０５ｎｍ程度になる。このように、チタン
膜１５を形成することにより、半導体基板１１と反応防
止層１８との電気的なオーミック特性が向上する。
膜したことにより、このチタン膜１５が半導体基板１１
の表面に生成されている自然酸化膜（図示せず）を還元
する。このため、チタン膜１５は、最低限、１モノレイ
ヤー程度の膜厚が必要になる。したがって、その膜厚と
しては、０．０５ｎｍ程度になる。このように、チタン
膜１５を形成することにより、半導体基板１１と反応防
止層１８との電気的なオーミック特性が向上する。
【００２４】また上記半導体基板１１の表面にオーミッ
ク層として、シリサイド層を形成する方法を、第２の実
施例として図６の製造工程図により説明する。なお第１
の実施例で説明したと同様の構成部品には同一符号を付
す。
ク層として、シリサイド層を形成する方法を、第２の実
施例として図６の製造工程図により説明する。なお第１
の実施例で説明したと同様の構成部品には同一符号を付
す。
【００２５】図６の（１）に示すように、半導体基板１
１の上層には拡散層１２が形成されている。この半導体
基板１１は、例えば単結晶シリコンで形成されている。
上記半導体基板１１の上面には絶縁膜１３が成膜されて
いる。この絶縁膜１３は、例えば酸化シリコン系の材料
で形成されている。また上記拡散層１２上の絶縁膜１３
にはコンタクトホール１４が設けられている。まずスパ
ッタ法によって、上記コンタクトホール１４の底部を含
むその内壁と前記絶縁膜１３の上面とにチタン膜１５を
例えば１０ｎｍの膜厚に成膜する。このときの成膜条件
は、例えば上記図１の（１）で説明したと同様の条件を
用いる。
１の上層には拡散層１２が形成されている。この半導体
基板１１は、例えば単結晶シリコンで形成されている。
上記半導体基板１１の上面には絶縁膜１３が成膜されて
いる。この絶縁膜１３は、例えば酸化シリコン系の材料
で形成されている。また上記拡散層１２上の絶縁膜１３
にはコンタクトホール１４が設けられている。まずスパ
ッタ法によって、上記コンタクトホール１４の底部を含
むその内壁と前記絶縁膜１３の上面とにチタン膜１５を
例えば１０ｎｍの膜厚に成膜する。このときの成膜条件
は、例えば上記図１の（１）で説明したと同様の条件を
用いる。
【００２６】次いで図６の（２）に示すように、シリサ
イド化するのための熱処理を行う。そして半導体基板１
１のシリコンとその半導体基板１１に接触している上記
チタン膜１５のチタンとを反応させてオーミック層にな
るチタンシリサイド（ＴｉＳｉ2 ）層１９を形成する。
したがって、半導体基板１１と接触していない部分のチ
タン膜１５はシリサイド化されない。上記シリサイド化
熱処理は、急速加熱アニール装置（ＲＴＡ装置）を用
い、その条件としては、例えば流量が５ｄｍ3 ／分の窒
素（Ｎ2 ）ガス雰囲気中で、熱処理温度を例えば６００
℃に設定して、例えば３０秒間行う。
イド化するのための熱処理を行う。そして半導体基板１
１のシリコンとその半導体基板１１に接触している上記
チタン膜１５のチタンとを反応させてオーミック層にな
るチタンシリサイド（ＴｉＳｉ2 ）層１９を形成する。
したがって、半導体基板１１と接触していない部分のチ
タン膜１５はシリサイド化されない。上記シリサイド化
熱処理は、急速加熱アニール装置（ＲＴＡ装置）を用
い、その条件としては、例えば流量が５ｄｍ3 ／分の窒
素（Ｎ2 ）ガス雰囲気中で、熱処理温度を例えば６００
℃に設定して、例えば３０秒間行う。
【００２７】続いて、図６の（３）に示すように、上記
第１の実施例の図１の（２）で説明したと同様にして、
上記チタン膜１５と上記チタンシリサイド層１９との各
表面に反応防止膜２０を例えば５０ｎｍの膜厚に成膜す
る。その後、第１の実施例の図１の（４）で説明したと
同様に、熱処理を行って、反応防止層２０の結晶粒界に
酸素を取り込む。
第１の実施例の図１の（２）で説明したと同様にして、
上記チタン膜１５と上記チタンシリサイド層１９との各
表面に反応防止膜２０を例えば５０ｎｍの膜厚に成膜す
る。その後、第１の実施例の図１の（４）で説明したと
同様に、熱処理を行って、反応防止層２０の結晶粒界に
酸素を取り込む。
【００２８】図示はしないが、その後上記図２で説明し
たと同様にして、通常の配線を形成するプロセスを行っ
て配線（２３）を形成する。
たと同様にして、通常の配線を形成するプロセスを行っ
て配線（２３）を形成する。
【００２９】上記第２の実施例では、上記チタンシリサ
イド層１９を形成するためのチタン膜１５を１０ｎｍの
膜厚に形成したが、シリサイド化反応によって、半導体
基板１１に接触しているチタン膜１５が全てシリサイド
化される膜厚であれば上記膜厚値に限定されない。この
チタン膜１５は、それをシリサイド化することによっ
て、接合リークを低減することができる膜厚に形成され
る。そこで図７により、リーク電流とチタン膜の膜厚と
の関係図を示す。図では、縦軸にリーク電流を示し、横
軸にチタン膜の膜厚を示す。図に示すように、チタン膜
の膜厚が３０ｎｍ以下であれば、リーク電流が小さくな
り、接合リークは低減される。
イド層１９を形成するためのチタン膜１５を１０ｎｍの
膜厚に形成したが、シリサイド化反応によって、半導体
基板１１に接触しているチタン膜１５が全てシリサイド
化される膜厚であれば上記膜厚値に限定されない。この
チタン膜１５は、それをシリサイド化することによっ
て、接合リークを低減することができる膜厚に形成され
る。そこで図７により、リーク電流とチタン膜の膜厚と
の関係図を示す。図では、縦軸にリーク電流を示し、横
軸にチタン膜の膜厚を示す。図に示すように、チタン膜
の膜厚が３０ｎｍ以下であれば、リーク電流が小さくな
り、接合リークは低減される。
【００３０】上記第２の実施例では、反応防止層２０を
成膜した後に熱処理を行うことにより、反応防止層２０
の結晶粒界に酸素が取り込まれる。このため、その結晶
粒界は酸素によって埋め込まれる状態になるので、当該
結晶粒界を通して、配線を形成するアルミニウムの突き
抜けが防止される。また半導体基板１１の表面にオーミ
ック層となるチタンシリサイド層１９を成膜したことに
より、オーミック特性が向上する。
成膜した後に熱処理を行うことにより、反応防止層２０
の結晶粒界に酸素が取り込まれる。このため、その結晶
粒界は酸素によって埋め込まれる状態になるので、当該
結晶粒界を通して、配線を形成するアルミニウムの突き
抜けが防止される。また半導体基板１１の表面にオーミ
ック層となるチタンシリサイド層１９を成膜したことに
より、オーミック特性が向上する。
【００３１】次に上記半導体基板１１の表面にオーミッ
ク層として、サリサイド（ＳＡＬＩＣＩＤＥ）層を形成
する方法を、第３の実施例として図８の製造工程図によ
り説明する。なお第１の実施例で説明したと同様の構成
部品には同一符号を付す。
ク層として、サリサイド（ＳＡＬＩＣＩＤＥ）層を形成
する方法を、第３の実施例として図８の製造工程図によ
り説明する。なお第１の実施例で説明したと同様の構成
部品には同一符号を付す。
【００３２】図８の（１）に示すように、半導体基板１
１の上層には拡散層１２が形成されている。この半導体
基板１１は、例えば単結晶シリコンで形成されている。
上記半導体基板１１の上面には絶縁膜１３が成膜されて
いる。この絶縁膜１３は、例えば酸化シリコン系の材料
で形成されている。また上記拡散層１２上の絶縁膜１３
にはコンタクトホール１４が設けられている。まずスパ
ッタ法によって、上記コンタクトホール１４の底部を含
むその内壁と前記絶縁膜１３の上面とにチタン膜１５を
例えば３０ｎｍの膜厚に成膜する。このときの成膜条件
は、例えば上記図１の（１）で説明したと同様の条件を
用いる。
１の上層には拡散層１２が形成されている。この半導体
基板１１は、例えば単結晶シリコンで形成されている。
上記半導体基板１１の上面には絶縁膜１３が成膜されて
いる。この絶縁膜１３は、例えば酸化シリコン系の材料
で形成されている。また上記拡散層１２上の絶縁膜１３
にはコンタクトホール１４が設けられている。まずスパ
ッタ法によって、上記コンタクトホール１４の底部を含
むその内壁と前記絶縁膜１３の上面とにチタン膜１５を
例えば３０ｎｍの膜厚に成膜する。このときの成膜条件
は、例えば上記図１の（１）で説明したと同様の条件を
用いる。
【００３３】次いで図８の（２）に示すように、サリサ
イド化するのための熱処理を行う。そして半導体基板１
１のシリコンとその半導体基板１１に接触している上記
チタン膜１５のチタンとを反応させてチタンシリサイド
層１９を形成する。したがって、半導体基板１１と接触
していない部分のチタン膜１５はシリサイド化されな
い。上記シリサイド化熱処理は、急速加熱アニール装置
（ＲＴＡ装置）を用い、その条件としては、上記図６の
（１）で説明したと同様の条件に設定する。
イド化するのための熱処理を行う。そして半導体基板１
１のシリコンとその半導体基板１１に接触している上記
チタン膜１５のチタンとを反応させてチタンシリサイド
層１９を形成する。したがって、半導体基板１１と接触
していない部分のチタン膜１５はシリサイド化されな
い。上記シリサイド化熱処理は、急速加熱アニール装置
（ＲＴＡ装置）を用い、その条件としては、上記図６の
（１）で説明したと同様の条件に設定する。
【００３４】次いで、絶縁膜１３の表面等に残っている
未反応なチタン膜１５（２点鎖線で示す部分）を除去す
る。チタン膜１５の除去は、例えばアンモニア過水溶液
に例えば１０分間浸漬するウェットエッチングによって
行う。その後再度熱処理を行う。この熱処理は、例えば
急速加熱アニール装置（ＲＴＡ装置）を用い、その条件
としては、例えば流量が５ｄｍ3 ／分の窒素（Ｎ2 ）ガ
ス雰囲気中で、熱処理温度を例えば８００℃に設定し
て、例えば３０秒間行う。そして上記チタンシリサイド
層１９は安定化される。
未反応なチタン膜１５（２点鎖線で示す部分）を除去す
る。チタン膜１５の除去は、例えばアンモニア過水溶液
に例えば１０分間浸漬するウェットエッチングによって
行う。その後再度熱処理を行う。この熱処理は、例えば
急速加熱アニール装置（ＲＴＡ装置）を用い、その条件
としては、例えば流量が５ｄｍ3 ／分の窒素（Ｎ2 ）ガ
ス雰囲気中で、熱処理温度を例えば８００℃に設定し
て、例えば３０秒間行う。そして上記チタンシリサイド
層１９は安定化される。
【００３５】その後、図８の（３）に示すように、上記
第１の実施例の図１の（２）で説明したと同様にして、
上記絶縁膜１２と上記チタンシリサイド層１９との各表
面に反応防止膜２０を例えば５０ｎｍの膜厚に成膜す
る。その後、第１の実施例の図１の（４）で説明したと
同様に、熱処理を行って、反応防止層２０の結晶粒界に
酸素を取り込む。
第１の実施例の図１の（２）で説明したと同様にして、
上記絶縁膜１２と上記チタンシリサイド層１９との各表
面に反応防止膜２０を例えば５０ｎｍの膜厚に成膜す
る。その後、第１の実施例の図１の（４）で説明したと
同様に、熱処理を行って、反応防止層２０の結晶粒界に
酸素を取り込む。
【００３６】図示はしないが、その後上記図２で説明し
たと同様にして、通常の配線を形成するプロセスを行っ
て配線（２３）を形成する。
たと同様にして、通常の配線を形成するプロセスを行っ
て配線（２３）を形成する。
【００３７】上記第３の実施例では、上記第２の実施例
で説明したと同様に、反応防止層２０を成膜した後に熱
処理を行うことにより、反応防止層２０の結晶粒界が酸
素によって埋め込まれる。このため、配線を形成するア
ルミニウムの突き抜けが、上記反応防止層２０によって
防止される。また半導体基板１１の表面にオーミック層
となるチタンシリサイド層１９を成膜したことにより、
オーミック特性が向上する。
で説明したと同様に、反応防止層２０を成膜した後に熱
処理を行うことにより、反応防止層２０の結晶粒界が酸
素によって埋め込まれる。このため、配線を形成するア
ルミニウムの突き抜けが、上記反応防止層２０によって
防止される。また半導体基板１１の表面にオーミック層
となるチタンシリサイド層１９を成膜したことにより、
オーミック特性が向上する。
【００３８】上記各実施例では、第１，第２の反応防止
層１６，１７，反応防止層２０を窒化チタンで形成した
場合を説明したが、例えば窒化酸化チタン（ＴｉＯＮ）
で形成することも可能である。また上記各成膜方法は、
スパッタ法に限定されることはなく、例えばＣＶＤ法や
他の成膜方法によって成膜することも可能である。なお
上記配線構造の製造方法は、ＭＯＳデバイス，バイポー
ラデバイス，ＣＣＤ等の半導体装置の配線構造に適用す
ることができる。
層１６，１７，反応防止層２０を窒化チタンで形成した
場合を説明したが、例えば窒化酸化チタン（ＴｉＯＮ）
で形成することも可能である。また上記各成膜方法は、
スパッタ法に限定されることはなく、例えばＣＶＤ法や
他の成膜方法によって成膜することも可能である。なお
上記配線構造の製造方法は、ＭＯＳデバイス，バイポー
ラデバイス，ＣＣＤ等の半導体装置の配線構造に適用す
ることができる。
【００３９】
【発明の効果】以上、説明したように本発明によれば、
反応防止層の成膜中に、その成膜を一旦停止してから、
再度その成膜を行うことにより、成膜を一旦停止する前
に形成した第１の反応防止層の表面に、成膜を再開して
から形成した第２の反応防止層を成膜したので、半導体
基板の成膜面に対して、第１の反応防止層の結晶粒界が
第２の反応防止層の結晶粒界に線状に重なることがほと
んどなくなる。このため、アルミニウム系金属よりなる
配線を形成した際に、反応防止層の結晶粒界を通してア
ルミニウムが突き抜けなくなるので、例えばアルミニウ
ムスパイクによる接合リークの増大が抑えられる。した
がって、配線構造の信頼性の向上が図れる。
反応防止層の成膜中に、その成膜を一旦停止してから、
再度その成膜を行うことにより、成膜を一旦停止する前
に形成した第１の反応防止層の表面に、成膜を再開して
から形成した第２の反応防止層を成膜したので、半導体
基板の成膜面に対して、第１の反応防止層の結晶粒界が
第２の反応防止層の結晶粒界に線状に重なることがほと
んどなくなる。このため、アルミニウム系金属よりなる
配線を形成した際に、反応防止層の結晶粒界を通してア
ルミニウムが突き抜けなくなるので、例えばアルミニウ
ムスパイクによる接合リークの増大が抑えられる。した
がって、配線構造の信頼性の向上が図れる。
【００４０】また反応防止層を成膜した後に熱処理を行
うので、反応防止層の結晶粒界は酸素によって埋め込む
ことができる。このため、結晶粒界を通してアルミニウ
ムが突き抜けるのを防止することが可能になる。その熱
処理は、酸素を混合させた不活性なガス雰囲気または大
気中にて行われるので、結晶粒界中に酸素が入り易くな
る。さらに熱処理温度は、４００℃以上６００℃以下の
温度に設定されるので、コンタクト抵抗を大きく上昇さ
せることなく結晶粒界中に酸素を取り込むことができ
る。さらに半導体基板の表面にオーミック層を成膜した
後、反応防止層を成膜したので、オーミック特性の向上
が図れる。
うので、反応防止層の結晶粒界は酸素によって埋め込む
ことができる。このため、結晶粒界を通してアルミニウ
ムが突き抜けるのを防止することが可能になる。その熱
処理は、酸素を混合させた不活性なガス雰囲気または大
気中にて行われるので、結晶粒界中に酸素が入り易くな
る。さらに熱処理温度は、４００℃以上６００℃以下の
温度に設定されるので、コンタクト抵抗を大きく上昇さ
せることなく結晶粒界中に酸素を取り込むことができ
る。さらに半導体基板の表面にオーミック層を成膜した
後、反応防止層を成膜したので、オーミック特性の向上
が図れる。
【図１】第１の実施例の製造工程図（その１）である。
【図２】第１の実施例の製造工程図（その２）である。
【図３】反応防止層の結晶粒界の説明図である。
【図４】リーク電流と熱処理温度との関係図である。
【図５】リーク電流と熱処理時の酸素濃度との関係図で
ある。
ある。
【図６】第２の実施例の製造工程図である。
【図７】リーク電流とチタン膜の膜厚との関係図であ
る。
る。
【図８】第３の実施例の製造工程図である。
【図９】課題の説明図である。
１１ 半導体基板 １６ 第１の反応防止層 １７ 第２の反応防止層 １８ 反応防止層 １９ チタンシリサイド層 ２０ 反応防止層 ２３ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 一英 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 田口 充 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 星野 和弘 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (5)
- 【請求項１】 半導体基板に反応防止層を形成した後、
当該反応防止層を介して当該半導体基板に接続される配
線を形成する配線構造の製造方法において、 前記反応防止層の成膜では、当該反応防止層の成膜中
に、その成膜を一旦停止してから、再度その成膜を行っ
て、当該成膜を一旦停止する前に形成した第１の反応防
止層の表面に、成膜を再開してから形成した第２の反応
防止層を成膜することを特徴とする配線構造の製造方
法。 - 【請求項２】 半導体基板に反応防止層を形成した後、
当該反応防止層を介して当該半導体基板に接続される配
線を形成する配線構造の製造方法において、 前記反応防止層を成膜した後に熱処理を行うことを特徴
とする配線構造の製造方法。 - 【請求項３】 請求項２記載の配線構造の製造方法にお
いて、 前記熱処理を、酸素を混合させた不活性なガス雰囲気ま
たは大気中にて行うことを特徴とする配線構造の製造方
法。 - 【請求項４】 請求項２または請求項３記載の配線構造
の製造方法において、 前記熱処理温度を４００℃以上６００℃以下の温度で行
うことを特徴とする配線構造の製造方法。 - 【請求項５】 請求項１，請求項２，請求項３または請
求項４のうちのいずれか１項に記載の配線構造の製造方
法において、 前記半導体基板の表面にオーミック層を成膜した後、前
記第１，第２の反応防止層を成膜する、または前記反応
防止層を成膜することを特徴とする配線構造の製造方
法。
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|---|---|---|---|
| JP07095793A JP3201061B2 (ja) | 1993-03-05 | 1993-03-05 | 配線構造の製造方法 |
| US08/947,704 US5776830A (en) | 1993-03-05 | 1997-10-09 | Process for fabricating connection structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07095793A JP3201061B2 (ja) | 1993-03-05 | 1993-03-05 | 配線構造の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH06260446A true JPH06260446A (ja) | 1994-09-16 |
| JP3201061B2 JP3201061B2 (ja) | 2001-08-20 |
Family
ID=13446516
Family Applications (1)
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|---|---|---|---|
| JP07095793A Expired - Lifetime JP3201061B2 (ja) | 1993-03-05 | 1993-03-05 | 配線構造の製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3201061B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223014A (ja) * | 2001-01-26 | 2002-08-09 | Denso Corp | 磁気検出装置 |
| JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0175030B1 (ko) * | 1995-12-07 | 1999-04-01 | 김광호 | 반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법 |
| US6093645A (en) * | 1997-02-10 | 2000-07-25 | Tokyo Electron Limited | Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation |
| US5895267A (en) | 1997-07-09 | 1999-04-20 | Lsi Logic Corporation | Method to obtain a low resistivity and conformity chemical vapor deposition titanium film |
| US6100186A (en) * | 1998-04-14 | 2000-08-08 | Micron Technology, Inc. | Method of selectively forming a contact in a contact hole |
| US6211075B1 (en) | 1999-02-05 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method of improving metal stack reliability |
| US7311946B2 (en) * | 2003-05-02 | 2007-12-25 | Air Products And Chemicals, Inc. | Methods for depositing metal films on diffusion barrier layers by CVD or ALD processes |
| KR100519642B1 (ko) * | 2003-12-31 | 2005-10-07 | 동부아남반도체 주식회사 | 반도체 소자 형성 방법 |
| US20090130466A1 (en) * | 2007-11-16 | 2009-05-21 | Air Products And Chemicals, Inc. | Deposition Of Metal Films On Diffusion Layers By Atomic Layer Deposition And Organometallic Precursor Complexes Therefor |
| US10115735B2 (en) | 2017-02-24 | 2018-10-30 | Sandisk Technologies Llc | Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof |
| JP6823533B2 (ja) * | 2017-04-24 | 2021-02-03 | 東京エレクトロン株式会社 | チタンシリサイド領域を形成する方法 |
| US11127899B2 (en) * | 2019-04-11 | 2021-09-21 | Micron Technology, Inc. | Conductive interconnects suitable for utilization in integrated assemblies, and methods of forming conductive interconnects |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228374A (ja) * | 1988-04-20 | 1990-01-30 | Fujitsu Ltd | 拡散障壁構造及びその製造方法 |
| JPH0254926A (ja) * | 1988-08-19 | 1990-02-23 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04196122A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04250619A (ja) * | 1991-01-25 | 1992-09-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05291179A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | 半導体装置の製造方法 |
| JPH065599A (ja) * | 1992-06-22 | 1994-01-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274624A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4990997A (en) * | 1988-04-20 | 1991-02-05 | Fujitsu Limited | Crystal grain diffusion barrier structure for a semiconductor device |
| US4998157A (en) * | 1988-08-06 | 1991-03-05 | Seiko Epson Corporation | Ohmic contact to silicon substrate |
| JPH02274624A (ja) * | 1989-04-17 | 1990-11-08 | Yamaha Motor Co Ltd | 車両の減速装置 |
| FR2655461B1 (fr) * | 1989-12-01 | 1992-11-27 | Thomson Csf | Source optique miniature et procede de realisation. |
| JPH04259242A (ja) * | 1991-02-14 | 1992-09-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5240880A (en) * | 1992-05-05 | 1993-08-31 | Zilog, Inc. | Ti/TiN/Ti contact metallization |
| KR960010056B1 (ko) * | 1992-12-10 | 1996-07-25 | 삼성전자 주식회사 | 반도체장치 및 그 제조 방법 |
| KR0172772B1 (ko) * | 1995-05-17 | 1999-03-30 | 김주용 | 반도체 장치의 확산장벽용 산화루테늄막 형성 방법 |
| US5654233A (en) * | 1996-04-08 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company Ltd | Step coverage enhancement process for sub half micron contact/via |
-
1993
- 1993-03-05 JP JP07095793A patent/JP3201061B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-09 US US08/947,704 patent/US5776830A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228374A (ja) * | 1988-04-20 | 1990-01-30 | Fujitsu Ltd | 拡散障壁構造及びその製造方法 |
| JPH0254926A (ja) * | 1988-08-19 | 1990-02-23 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04196122A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04250619A (ja) * | 1991-01-25 | 1992-09-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05291179A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | 半導体装置の製造方法 |
| JPH065599A (ja) * | 1992-06-22 | 1994-01-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223014A (ja) * | 2001-01-26 | 2002-08-09 | Denso Corp | 磁気検出装置 |
| JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
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| US5776830A (en) | 1998-07-07 |
| JP3201061B2 (ja) | 2001-08-20 |
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