JP2000216359A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000216359A JP2000216359A JP11016025A JP1602599A JP2000216359A JP 2000216359 A JP2000216359 A JP 2000216359A JP 11016025 A JP11016025 A JP 11016025A JP 1602599 A JP1602599 A JP 1602599A JP 2000216359 A JP2000216359 A JP 2000216359A
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Abstract
(57)【要約】 （修正有）
【課題】キャパシタ電極としてＳｒＲｕＯ３からなる電
極（ＳＲＯ膜）を用いた場合におけるリーク電極の増加
を抑制すること。 【解決手段】下部キャパシタ電極としての非晶質ＳＲＯ
膜１４、キャパシタ絶縁膜としてＢａ（Ｘ）Ｓｒ（１−
Ｘ）ＴｉＯ（３）からなる多結晶ＢＳＴ膜１６、上部キ
ャパシタ電極としての非晶質ＳＲＯ膜１７を連続的に形
成した後、熱処理により非晶質ＳＲＯ膜１４，１７を一
括して結晶化する事により、下部キャパシタ電極とキャ
パシタ絶縁膜との界面を平担にする。
極（ＳＲＯ膜）を用いた場合におけるリーク電極の増加
を抑制すること。 【解決手段】下部キャパシタ電極としての非晶質ＳＲＯ
膜１４、キャパシタ絶縁膜としてＢａ（Ｘ）Ｓｒ（１−
Ｘ）ＴｉＯ（３）からなる多結晶ＢＳＴ膜１６、上部キ
ャパシタ電極としての非晶質ＳＲＯ膜１７を連続的に形
成した後、熱処理により非晶質ＳＲＯ膜１４，１７を一
括して結晶化する事により、下部キャパシタ電極とキャ
パシタ絶縁膜との界面を平担にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特にキャパシタ電極としてＳＲＯ膜など
の金属酸化物膜を用いたキャパシタを有する半導体装置
の製造方法に関する。
方法に係わり、特にキャパシタ電極としてＳＲＯ膜など
の金属酸化物膜を用いたキャパシタを有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】電子デバイスの微細化、高集積化に伴
い、電子デバイスの機能をシリコン系化合物膜（例えば
ドープト多結晶シリコン膜、シリコン酸化膜、シリコン
窒化膜）と、金属あるいは単一金属化合物膜（例えばア
ルミニウム膜、タングステン膜、タングステンシリサイ
ド膜、チタンシリサイド膜、窒化チタン膜）とを用いて
単に回路構成のみで達成することが困難になりつつあ
る。
い、電子デバイスの機能をシリコン系化合物膜（例えば
ドープト多結晶シリコン膜、シリコン酸化膜、シリコン
窒化膜）と、金属あるいは単一金属化合物膜（例えばア
ルミニウム膜、タングステン膜、タングステンシリサイ
ド膜、チタンシリサイド膜、窒化チタン膜）とを用いて
単に回路構成のみで達成することが困難になりつつあ
る。
【０００３】例えば、トランジスタの組み合わせで情報
の記憶動作を行うＳＲＡＭ（StaticRandom Access read
write Memory）、ＥＥＰＲＯＭ（Electrically Erasab
leand Programmable Read Only Memory）、あるいはト
ランジスタとキャパシタとの組み合わせで情報の記憶動
作を行うＤＲＡＭ（Dynamic Random Access Memory）な
どの半導体メモリを、従来のＭＯＳトランジスタとＭＯ
Ｓキャパシタとで実現することは、これらの素子で構成
されるメモリセルの面積が縮小されていくなかで非常に
困難なものになっている。
の記憶動作を行うＳＲＡＭ（StaticRandom Access read
write Memory）、ＥＥＰＲＯＭ（Electrically Erasab
leand Programmable Read Only Memory）、あるいはト
ランジスタとキャパシタとの組み合わせで情報の記憶動
作を行うＤＲＡＭ（Dynamic Random Access Memory）な
どの半導体メモリを、従来のＭＯＳトランジスタとＭＯ
Ｓキャパシタとで実現することは、これらの素子で構成
されるメモリセルの面積が縮小されていくなかで非常に
困難なものになっている。
【０００４】特に、ＭＯＳキャパシタを用いた半導体メ
モリでは、素子の最小加工寸法が小さくなっても、読出
し信号のＳ／Ｎ比を低下させないために、一定のキャパ
シタ容量を確保し続けていくことが非常に困難なものに
なっている。
モリでは、素子の最小加工寸法が小さくなっても、読出
し信号のＳ／Ｎ比を低下させないために、一定のキャパ
シタ容量を確保し続けていくことが非常に困難なものに
なっている。
【０００５】そこで、電子デバイスの機能を単に回路構
成のみで達成するばかりでなく、機能性薄膜を用いて、
すなわち材料自体の特性を利用することが有利になりつ
つある。
成のみで達成するばかりでなく、機能性薄膜を用いて、
すなわち材料自体の特性を利用することが有利になりつ
つある。
【０００６】例えば、ＭＯＳキャパシタのキャパシタ絶
縁膜として、シリコン酸化膜やシリコン窒化膜／シリコ
ン酸化膜積層膜よりも高い誘電率を発現するＢａx Ｓｒ
1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒx Ｔｉ1-x Ｏ3 （Ｐ
ＺＴ）等の金属酸化物からなる絶縁膜の採用が検討され
るようになってきている。また、ＦＲＡＭ（Ferroelect
ric Random Access read write Memory）等の全く新し
い動作原理のデバイスも提案されはじめている。
縁膜として、シリコン酸化膜やシリコン窒化膜／シリコ
ン酸化膜積層膜よりも高い誘電率を発現するＢａx Ｓｒ
1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒx Ｔｉ1-x Ｏ3 （Ｐ
ＺＴ）等の金属酸化物からなる絶縁膜の採用が検討され
るようになってきている。また、ＦＲＡＭ（Ferroelect
ric Random Access read write Memory）等の全く新し
い動作原理のデバイスも提案されはじめている。
【０００７】上述したＢＳＴは、室温で数百以上の誘電
率を発現するために、高集積化を進めていくと、十分な
キャパシタ面積の確保が困難になっていくＤＲＡＭのキ
ャパシタ絶縁膜の材料として有望である。
率を発現するために、高集積化を進めていくと、十分な
キャパシタ面積の確保が困難になっていくＤＲＡＭのキ
ャパシタ絶縁膜の材料として有望である。
【０００８】キャパシタ絶縁膜としてＢＳＴ膜を用い、
集積度の高い半導体集積回路のキャパシタ素子を形成す
るうえでは、キャパシタ電極の材料の選定が重要であ
る。
集積度の高い半導体集積回路のキャパシタ素子を形成す
るうえでは、キャパシタ電極の材料の選定が重要であ
る。
【０００９】なぜなら、従来用いられてきたキャパシタ
電極としての多結晶シリコン膜は、ＢＳＴ膜の成膜時に
酸化されて、その最表面に低誘電率のシリコン酸化膜が
形成されてしまうために、ＢＳＴ膜をキャパシタ絶縁膜
として用いても実効的な蓄積電荷量を向上することが困
難だからである。
電極としての多結晶シリコン膜は、ＢＳＴ膜の成膜時に
酸化されて、その最表面に低誘電率のシリコン酸化膜が
形成されてしまうために、ＢＳＴ膜をキャパシタ絶縁膜
として用いても実効的な蓄積電荷量を向上することが困
難だからである。
【００１０】このため、キャパシタ絶縁膜としてＢＳＴ
膜を用いる場合には、キャパシタ電極の材料としては、
酸化されないか酸化されても導電性を失わないＰｔ、Ｐ
ｄ、Ｒｕ等の貴金属が良く用いられてきた。
膜を用いる場合には、キャパシタ電極の材料としては、
酸化されないか酸化されても導電性を失わないＰｔ、Ｐ
ｄ、Ｒｕ等の貴金属が良く用いられてきた。
【００１１】しかしながら、この種の貴金属からなるキ
ャパシタ電極（貴金属電極）には以下のような問題があ
った。
ャパシタ電極（貴金属電極）には以下のような問題があ
った。
【００１２】貴金属電極中には殆ど酸素が存在しないた
めに、貴金属電極との界面近傍のＢＳＴ膜（キャパシタ
絶縁膜）中には多数の酸素欠損が形成される。この酸素
欠損は、２価のドナーとして働くために、キャパシタの
リーク電流は増大する傾向にある。
めに、貴金属電極との界面近傍のＢＳＴ膜（キャパシタ
絶縁膜）中には多数の酸素欠損が形成される。この酸素
欠損は、２価のドナーとして働くために、キャパシタの
リーク電流は増大する傾向にある。
【００１３】また、貴金属からなる上部キャパシタ電極
を用いる場合、貴金属には触媒効果があるために、トラ
ンジスターのしきい値電圧のばらつきを抑制するために
通常半導体素子製造工程の最終段階で行う水素雰囲気ア
ニールの時、貴金属の触媒効果で活性化された水素ラジ
カルによってＢＳＴ膜（キャパシタ絶縁膜）の膜質が大
幅に劣化してしまうという問題があった。
を用いる場合、貴金属には触媒効果があるために、トラ
ンジスターのしきい値電圧のばらつきを抑制するために
通常半導体素子製造工程の最終段階で行う水素雰囲気ア
ニールの時、貴金属の触媒効果で活性化された水素ラジ
カルによってＢＳＴ膜（キャパシタ絶縁膜）の膜質が大
幅に劣化してしまうという問題があった。
【００１４】このような問題を解決するために、キャパ
シタ電極の材料として金属酸化物を使用することが提案
されている。特に、ＡＥＲｕＯ3 （ＡＥはＳｒ，Ｂａ，
Ｃａから選ばれる少なくとも一種）やＳｒ1-x ＲＥx Ｃ
ｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄから選ばれる少
なくとも一種、０≦ｘ≦１）等の金属酸化物は、ＢＳＴ
と同じペロブスカイト結晶構造を有しているため、格子
整合性の観点からも有望な電極材料であるといえる。
シタ電極の材料として金属酸化物を使用することが提案
されている。特に、ＡＥＲｕＯ3 （ＡＥはＳｒ，Ｂａ，
Ｃａから選ばれる少なくとも一種）やＳｒ1-x ＲＥx Ｃ
ｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄから選ばれる少
なくとも一種、０≦ｘ≦１）等の金属酸化物は、ＢＳＴ
と同じペロブスカイト結晶構造を有しているため、格子
整合性の観点からも有望な電極材料であるといえる。
【００１５】ところで、キャパシタ絶縁膜にＢＳＴ膜を
用いても、平面キャパシタ構造で次世代のメモリー素子
の十分な蓄積電荷密度を得ることは不可能であるため、
立体キャパシタ構造の適用が不可避になる。
用いても、平面キャパシタ構造で次世代のメモリー素子
の十分な蓄積電荷密度を得ることは不可能であるため、
立体キャパシタ構造の適用が不可避になる。
【００１６】金属酸化物からなるキャパシタ電極を立体
キャパシタ構造に適用する場合、その成膜方法として
は、段差被覆性に優れている化学的気相成長法（ＣＶＤ
法）が望ましい。
キャパシタ構造に適用する場合、その成膜方法として
は、段差被覆性に優れている化学的気相成長法（ＣＶＤ
法）が望ましい。
【００１７】しかしながら、図４に示すように、ＣＶＤ
法を用いて通常温度でトレンチキャパシタの下部キャパ
シタ電極として金属酸化物膜８１を形成する場合には、
金属酸化物膜８１は柱状結晶８２が成長することによっ
て形成されるため、金属酸化物膜８１の表面凹凸が激し
くなり、その結果としてリーク電流が増加するという問
題があった。
法を用いて通常温度でトレンチキャパシタの下部キャパ
シタ電極として金属酸化物膜８１を形成する場合には、
金属酸化物膜８１は柱状結晶８２が成長することによっ
て形成されるため、金属酸化物膜８１の表面凹凸が激し
くなり、その結果としてリーク電流が増加するという問
題があった。
【００１８】また、トレンチの角８３では結晶形状の不
連続が生じ、角８３と他の場所とでは電気特性が異なっ
てしまい、その結果として良好な電気特性が得られない
という問題があった。
連続が生じ、角８３と他の場所とでは電気特性が異なっ
てしまい、その結果として良好な電気特性が得られない
という問題があった。
【００１９】一方、十分に段差被覆性の良い成膜を行う
ためには、成膜温度は低温である必要があるが、成膜温
度を低くすると、非晶質の金属酸化物膜８１しか得られ
ないという問題、すなわち抵抗の高い金属酸化物膜８１
しか得られないという問題があった。
ためには、成膜温度は低温である必要があるが、成膜温
度を低くすると、非晶質の金属酸化物膜８１しか得られ
ないという問題、すなわち抵抗の高い金属酸化物膜８１
しか得られないという問題があった。
【００２０】
【発明が解決しようとする課題】上述の如く、下部キャ
パシタ電極としてＡＥＲｕＯ3 等からなる金属酸化物膜
をＣＶＤ法により形成する場合、金属酸化物膜は柱状結
晶が成長することによって形成されるため、金属酸化物
膜の表面凹凸が激しくなり、その結果としてリーク電流
が増加するという問題があった。
パシタ電極としてＡＥＲｕＯ3 等からなる金属酸化物膜
をＣＶＤ法により形成する場合、金属酸化物膜は柱状結
晶が成長することによって形成されるため、金属酸化物
膜の表面凹凸が激しくなり、その結果としてリーク電流
が増加するという問題があった。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、金属酸化物からなるキ
ャパシタ電極を用いたキャパシタのリーク電流の増加を
抑制できる半導体装置の製造方法を提供することにあ
る。
ので、その目的とするところは、金属酸化物からなるキ
ャパシタ電極を用いたキャパシタのリーク電流の増加を
抑制できる半導体装置の製造方法を提供することにあ
る。
【００２２】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明（請求項１）に係る半導体装置の製
造方法は、下部キャパシタ電極、キャパシタ絶縁膜、上
部キャパシタ電極が順次積層されてなるキャパシタを有
する半導体装置の製造方法であって、基板上に前記下部
キャパシタ電極としての非晶質金属酸化物膜を形成する
工程と、この第１非晶質金属酸化物膜上に前記キャパシ
タ絶縁膜としての金属酸化物膜を形成する工程と、前記
非晶質金属酸化物膜を熱処理により結晶化する工程とを
有することを特徴とする。
するために、本発明（請求項１）に係る半導体装置の製
造方法は、下部キャパシタ電極、キャパシタ絶縁膜、上
部キャパシタ電極が順次積層されてなるキャパシタを有
する半導体装置の製造方法であって、基板上に前記下部
キャパシタ電極としての非晶質金属酸化物膜を形成する
工程と、この第１非晶質金属酸化物膜上に前記キャパシ
タ絶縁膜としての金属酸化物膜を形成する工程と、前記
非晶質金属酸化物膜を熱処理により結晶化する工程とを
有することを特徴とする。
【００２３】本発明において、結晶化とは単結晶化だけ
ではなく多結晶化も意味し、また結晶性とは単結晶だけ
ではなく多結晶も意味する。
ではなく多結晶化も意味し、また結晶性とは単結晶だけ
ではなく多結晶も意味する。
【００２４】また、本発明（請求項２）に係る他の半導
体装置の製造方法は、下部キャパシタ電極、キャパシタ
絶縁膜、上部キャパシタ電極が順次積層されてなるキャ
パシタを有する半導体装置の製造方法であって、基板上
に前記下部キャパシタ電極としての第１非晶質金属酸化
物膜を形成する工程と、この第１非晶質金属酸化物膜上
に前記キャパシタ絶縁膜としての第２非晶質金属酸化物
膜を形成する工程と、前記第１および第２非晶質金属酸
化物膜を熱処理によりそれぞれ第１および第２結晶性金
属酸化物膜に変える工程と、この第２結晶性金属酸化物
膜上に前記上部キャパシタ電極としての第３非晶質金属
酸化物膜を形成する工程と、この非晶質金属酸化物膜を
熱処理により結晶化する工程とを有することを特徴とす
る。
体装置の製造方法は、下部キャパシタ電極、キャパシタ
絶縁膜、上部キャパシタ電極が順次積層されてなるキャ
パシタを有する半導体装置の製造方法であって、基板上
に前記下部キャパシタ電極としての第１非晶質金属酸化
物膜を形成する工程と、この第１非晶質金属酸化物膜上
に前記キャパシタ絶縁膜としての第２非晶質金属酸化物
膜を形成する工程と、前記第１および第２非晶質金属酸
化物膜を熱処理によりそれぞれ第１および第２結晶性金
属酸化物膜に変える工程と、この第２結晶性金属酸化物
膜上に前記上部キャパシタ電極としての第３非晶質金属
酸化物膜を形成する工程と、この非晶質金属酸化物膜を
熱処理により結晶化する工程とを有することを特徴とす
る。
【００２５】また、本発明（請求項３）に係る他の半導
体装置の製造方法は、下部キャパシタ電極、キャパシタ
絶縁膜、上部キャパシタ電極が順次積層されてなるキャ
パシタを有する半導体装置の製造方法であって、基板上
に前記下部キャパシタ電極としての非晶質金属酸化物膜
を形成する工程と、この非晶質金属酸化物膜上に前記キ
ャパシタ絶縁膜としての結晶性金属酸化物膜を形成する
工程と、前記非晶質金属酸化物膜を結晶化する工程とを
有することを特徴とする。
体装置の製造方法は、下部キャパシタ電極、キャパシタ
絶縁膜、上部キャパシタ電極が順次積層されてなるキャ
パシタを有する半導体装置の製造方法であって、基板上
に前記下部キャパシタ電極としての非晶質金属酸化物膜
を形成する工程と、この非晶質金属酸化物膜上に前記キ
ャパシタ絶縁膜としての結晶性金属酸化物膜を形成する
工程と、前記非晶質金属酸化物膜を結晶化する工程とを
有することを特徴とする。
【００２６】本発明において、キャパシタ絶縁膜は、Ｂ
ａx Ｓｒ1-x ＴｉＯ3 （０≦ｘ≦１）膜であることが好
ましい。
ａx Ｓｒ1-x ＴｉＯ3 （０≦ｘ≦１）膜であることが好
ましい。
【００２７】また、上部キャパシタ電極および下部キャ
パシタ電極の少なくとも一方は、ＡＥＲｕＯ3 膜（ＡＥ
はＳｒ，Ｂａ，Ｃａから選ばれる少なくとも１つの元
素）またはＳｒ1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ，Ｐ
ｒ，Ｓｍ，Ｎｄから選ばれる少なくとも１つの元素、０
≦ｘ≦１）膜であることが好ましい。
パシタ電極の少なくとも一方は、ＡＥＲｕＯ3 膜（ＡＥ
はＳｒ，Ｂａ，Ｃａから選ばれる少なくとも１つの元
素）またはＳｒ1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ，Ｐ
ｒ，Ｓｍ，Ｎｄから選ばれる少なくとも１つの元素、０
≦ｘ≦１）膜であることが好ましい。
【００２８】また、下部キャパシタ電極およびキャパシ
タ絶縁膜の結晶構造は、ペロブスカイトであることが好
ましく、例えばキャパシタ絶縁膜は、チタン酸バリウム
ストロンチウムを主成分とする金属酸化物膜である。
タ絶縁膜の結晶構造は、ペロブスカイトであることが好
ましく、例えばキャパシタ絶縁膜は、チタン酸バリウム
ストロンチウムを主成分とする金属酸化物膜である。
【００２９】［作用］本発明では、最初に、下部キャパ
シタ電極として非晶質金属酸化物膜を形成する。非晶質
金属酸化物膜は結晶性ではないので、その表面を平滑に
できる。そのため、本発明のように、非晶質金属酸化物
膜を形成し、その上にキャパシタ絶縁膜を形成してか
ら、上記非晶質金属酸化物膜を結晶化することにより、
下部キャパシタ電極とキャパシタ絶縁膜との界面を平坦
にでき、その結果として電界集中等によるリーク電流の
増加を効果的に抑制できるようになる。
シタ電極として非晶質金属酸化物膜を形成する。非晶質
金属酸化物膜は結晶性ではないので、その表面を平滑に
できる。そのため、本発明のように、非晶質金属酸化物
膜を形成し、その上にキャパシタ絶縁膜を形成してか
ら、上記非晶質金属酸化物膜を結晶化することにより、
下部キャパシタ電極とキャパシタ絶縁膜との界面を平坦
にでき、その結果として電界集中等によるリーク電流の
増加を効果的に抑制できるようになる。
【００３０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）本発明者らは、ＳｒＲｕＯ3 からな
る電極（ＳＲＯ電極）の結晶化方法によるキャパシタ特
性への影響を調べるために以下の手順で実験を行った。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）本発明者らは、ＳｒＲｕＯ3 からな
る電極（ＳＲＯ電極）の結晶化方法によるキャパシタ特
性への影響を調べるために以下の手順で実験を行った。
【００３１】すなわち、熱酸化膜（膜厚：５００ｎｍ）
を形成した基板上に下部キャパシタ電極としての第１Ｓ
ＲＯ膜（膜厚：５０ｎｍ）、キャパシタ絶縁膜としての
ＢＳＴ膜（膜厚：２５ｎｍ）、上部キャパシタ電極とし
ての第２ＳＲＯ膜（膜厚：５０ｎｍ）をＣＶＤ法により
順次形成した後、第２ＳＲＯ膜をミリングにより電極状
にパターニングしてＢＳＴキャパシタを作成した。
を形成した基板上に下部キャパシタ電極としての第１Ｓ
ＲＯ膜（膜厚：５０ｎｍ）、キャパシタ絶縁膜としての
ＢＳＴ膜（膜厚：２５ｎｍ）、上部キャパシタ電極とし
ての第２ＳＲＯ膜（膜厚：５０ｎｍ）をＣＶＤ法により
順次形成した後、第２ＳＲＯ膜をミリングにより電極状
にパターニングしてＢＳＴキャパシタを作成した。
【００３２】ＣＶＤ法による各膜の成膜条件は以下の通
りである。
りである。
【００３３】ＢＳＴ膜はコールドウォール、枚葉型ＣＶ
Ｄ装置を用い、成膜温度４２０℃、成膜圧力１００Ｐａ
で成膜した。ＣＶＤ原料としてはＢａ（ＴＨＤ）2 ，Ｓ
ｒ（ＴＨＤ）2 ，ＴｉＯ（ＴＨＤ）2 ，［ＴＨＤ＝Ｃ11
Ｈ19Ｏ2 ］の０．１ｍｏｌ／ｌＴＨＦ［ＴＨＦ＝Ｃ4 Ｈ
8 Ｏ］溶液を気化したものを用いた。Ｂａ，Ｓｒ，Ｔｉ
原料の供給速度はそれぞれ０．０２４ｓｃｃｍ，０．０
２４ｓｃｃｍ，０．５ｓｃｃｍである。成膜速度は２ｎ
ｍ／ｍｉｎ．であり、得られたＢＳＴ膜は非晶質であっ
た。
Ｄ装置を用い、成膜温度４２０℃、成膜圧力１００Ｐａ
で成膜した。ＣＶＤ原料としてはＢａ（ＴＨＤ）2 ，Ｓ
ｒ（ＴＨＤ）2 ，ＴｉＯ（ＴＨＤ）2 ，［ＴＨＤ＝Ｃ11
Ｈ19Ｏ2 ］の０．１ｍｏｌ／ｌＴＨＦ［ＴＨＦ＝Ｃ4 Ｈ
8 Ｏ］溶液を気化したものを用いた。Ｂａ，Ｓｒ，Ｔｉ
原料の供給速度はそれぞれ０．０２４ｓｃｃｍ，０．０
２４ｓｃｃｍ，０．５ｓｃｃｍである。成膜速度は２ｎ
ｍ／ｍｉｎ．であり、得られたＢＳＴ膜は非晶質であっ
た。
【００３４】第１および第２ＳＲＯ膜はＢＳＴ膜と同じ
ＣＶＤ装置を用い、成膜温度４４０℃、成膜圧力５０Ｐ
ａで成膜した。ＣＶＤ原料としてはＳｒ（ＴＨＤ）2 ，
Ｒｕ（ＴＨＤ）3 の０．１ｍｏｌ／ｌＴＨＦ溶液を気化
したものを用いた。Ｓｒ，Ｒｕ原料の供給速度はそれぞ
れ０．１ｓｃｃｍ，０．５ｓｃｃｍである。得られた第
１および第２ＳＲＯ膜はやはり非晶質であった。
ＣＶＤ装置を用い、成膜温度４４０℃、成膜圧力５０Ｐ
ａで成膜した。ＣＶＤ原料としてはＳｒ（ＴＨＤ）2 ，
Ｒｕ（ＴＨＤ）3 の０．１ｍｏｌ／ｌＴＨＦ溶液を気化
したものを用いた。Ｓｒ，Ｒｕ原料の供給速度はそれぞ
れ０．１ｓｃｃｍ，０．５ｓｃｃｍである。得られた第
１および第２ＳＲＯ膜はやはり非晶質であった。
【００３５】結晶化の影響を調べるために、以下の３通
りのシーケンスについて得られたＢＳＴキャパシタのリ
ーク電流、誘電率、８５℃で２．５ＶのＤＣストレスを
印加した場合の寿命を比較した。
りのシーケンスについて得られたＢＳＴキャパシタのリ
ーク電流、誘電率、８５℃で２．５ＶのＤＣストレスを
印加した場合の寿命を比較した。
【００３６】ただし、２．５Ｖでの寿命については、印
加電圧１５Ｖ，１２Ｖ，１０Ｖ，８Ｖについてキャパシ
タの寿命を求め、寿命がｅｘｐ［−ａＶ］（ａは定数、
Ｖは印加電圧）の表式で表されると仮定して求めた。
加電圧１５Ｖ，１２Ｖ，１０Ｖ，８Ｖについてキャパシ
タの寿命を求め、寿命がｅｘｐ［−ａＶ］（ａは定数、
Ｖは印加電圧）の表式で表されると仮定して求めた。
【００３７】熱処理は、圧力５０Ｐａ、Ａｒ雰囲気中で
のランプ加熱による７００℃、１分のＲＴＡである。Ｒ
ＴＡチャンバーは本ＣＶＤ装置に取り付けられており、
基板表面を大気に晒すことなく、ＣＶＤ成膜後に連続的
に熱処理を行った。
のランプ加熱による７００℃、１分のＲＴＡである。Ｒ
ＴＡチャンバーは本ＣＶＤ装置に取り付けられており、
基板表面を大気に晒すことなく、ＣＶＤ成膜後に連続的
に熱処理を行った。
【００３８】今回調べたシーケンスを以下に示す。
【００３９】シーケンス１：第１ＳＲＯ膜の形成後、Ｂ
ＳＴ膜の形成後、第２ＳＲＯ膜のＳＲＯ成膜後に各１
回、計３回の熱処理を行う。
ＳＴ膜の形成後、第２ＳＲＯ膜のＳＲＯ成膜後に各１
回、計３回の熱処理を行う。
【００４０】シーケンス２：第１ＳＲＯ膜、ＢＳＴ膜を
連続的に形成した後一回、第２ＳＲＯ膜の形成後１回の
計２回の熱処理を行う。
連続的に形成した後一回、第２ＳＲＯ膜の形成後１回の
計２回の熱処理を行う。
【００４１】シーケンス３：第１ＳＲＯ膜、ＢＳＴ膜、
第２ＳＲＯ膜を連続的に形成した後一括して熱処理を行
う。
第２ＳＲＯ膜を連続的に形成した後一括して熱処理を行
う。
【００４２】表１に、各シーケンスで作成したキャパシ
タのリーク電流、誘電率、寿命を示す。
タのリーク電流、誘電率、寿命を示す。
【００４３】
【表１】
【００４４】表１から、シーケンス３で作成されたキャ
パシタで最も良好な電流特性と長い寿命が得られること
が分かる。
パシタで最も良好な電流特性と長い寿命が得られること
が分かる。
【００４５】また、各シーケンスで作成したキャパシタ
について断面ＴＥＭ観察を行った結果、シーケンス１で
作成したキャパシタでは、第１および第２ＢＳＴ膜の結
晶粒とＳＲＯ膜の結晶粒との間には何ら相関も見られな
かった。
について断面ＴＥＭ観察を行った結果、シーケンス１で
作成したキャパシタでは、第１および第２ＢＳＴ膜の結
晶粒とＳＲＯ膜の結晶粒との間には何ら相関も見られな
かった。
【００４６】これに対して、シーケンス２で作成したキ
ャパシタでは第１ＳＲＯ膜とＢＳＴ膜との界面、シーケ
ンス３で作成したキャパシタでは第１ＳＲＯ膜とＢＳＴ
膜との界面、およびＢＳＴ膜と第２ＳＲＯ膜との界面で
は、それぞれ結晶粒毎にエピタキシャル接合を形成して
いることが確認された。
ャパシタでは第１ＳＲＯ膜とＢＳＴ膜との界面、シーケ
ンス３で作成したキャパシタでは第１ＳＲＯ膜とＢＳＴ
膜との界面、およびＢＳＴ膜と第２ＳＲＯ膜との界面で
は、それぞれ結晶粒毎にエピタキシャル接合を形成して
いることが確認された。
【００４７】エピタキシャル接合は欠陥が少ないため
に、表１に示すように、エピタキシャル接合が形成され
ている第１ＳＲＯ膜からＢＳＴ膜中に電子を注入する場
合には、リーク電流が低下したと考えられる。
に、表１に示すように、エピタキシャル接合が形成され
ている第１ＳＲＯ膜からＢＳＴ膜中に電子を注入する場
合には、リーク電流が低下したと考えられる。
【００４８】また、ＢＳＴキャパシタの寿命は、第１お
よび第２ＳＲＯ膜とＢＳＴ膜との界面付近のＢＳＴ膜中
の欠陥に電子がトラップされることによって縮むので、
シーケンス３のように、第１ＳＲＯ膜、ＢＳＴ膜および
第２ＳＲＯ膜を連続的に形成した後に一括して熱処理を
行うと、キャパシタの寿命は伸びたと考えられる。ま
た、一括して熱処理を行うことにより熱工程を短縮でき
るので、工程数の低減化を図れるようになる。
よび第２ＳＲＯ膜とＢＳＴ膜との界面付近のＢＳＴ膜中
の欠陥に電子がトラップされることによって縮むので、
シーケンス３のように、第１ＳＲＯ膜、ＢＳＴ膜および
第２ＳＲＯ膜を連続的に形成した後に一括して熱処理を
行うと、キャパシタの寿命は伸びたと考えられる。ま
た、一括して熱処理を行うことにより熱工程を短縮でき
るので、工程数の低減化を図れるようになる。
【００４９】なお、本発明者らは対照実験として、非晶
質の第１および第２ＳＲＯ膜、ならびに非晶質のＢＳＴ
膜をスパッタ法により形成した場合にも、同様の実験を
行った。
質の第１および第２ＳＲＯ膜、ならびに非晶質のＢＳＴ
膜をスパッタ法により形成した場合にも、同様の実験を
行った。
【００５０】その結果、やはり非晶質の第１ＳＲＯ膜／
ＢＳＴ膜／第２ＳＲＯ膜の３層構造を形成した後に一括
して熱処理を行った場合に、一番低いリーク電流と長い
寿命を示すキャパシタが得られ、また第１および第２Ｓ
ＲＯ膜とＢＳＴ膜とのそれぞれの界面で局所的にエピタ
キシャル接合が実現されていることを確認した。
ＢＳＴ膜／第２ＳＲＯ膜の３層構造を形成した後に一括
して熱処理を行った場合に、一番低いリーク電流と長い
寿命を示すキャパシタが得られ、また第１および第２Ｓ
ＲＯ膜とＢＳＴ膜とのそれぞれの界面で局所的にエピタ
キシャル接合が実現されていることを確認した。
【００５１】また、本実施形態によれば、下部および上
部キャパシタ電極として段差被覆性の良い非晶質のＳＲ
Ｏ膜を形成してから、アニールにより結晶性の抵抗の低
いＳＲＯ膜に変えているので、抵抗の増加を招くこと無
く段差被覆性の良い下部および上部キャパシタ電極を形
成できるようになる。
部キャパシタ電極として段差被覆性の良い非晶質のＳＲ
Ｏ膜を形成してから、アニールにより結晶性の抵抗の低
いＳＲＯ膜に変えているので、抵抗の増加を招くこと無
く段差被覆性の良い下部および上部キャパシタ電極を形
成できるようになる。
【００５２】また、枚葉コールドウォール型ＣＶＤ装置
を用いる場合、ウェハ上の堂殿膜のパターン密度によっ
て基板温度が実効的に変化してしまい、反応律速条件で
のプロセス制御が困難になるという問題があるが、段差
被覆性の良い非晶質のＳＲＯ膜を形成してから、結晶性
のＳＲＯ膜に変えているので、反応律速領域でのプロセ
スによっても、パターン密度の異なるトレンチキャパシ
タに同じプロセス条件でＳＲＯ膜やＢＳＴ膜を作成する
ことができる。
を用いる場合、ウェハ上の堂殿膜のパターン密度によっ
て基板温度が実効的に変化してしまい、反応律速条件で
のプロセス制御が困難になるという問題があるが、段差
被覆性の良い非晶質のＳＲＯ膜を形成してから、結晶性
のＳＲＯ膜に変えているので、反応律速領域でのプロセ
スによっても、パターン密度の異なるトレンチキャパシ
タに同じプロセス条件でＳＲＯ膜やＢＳＴ膜を作成する
ことができる。
【００５３】また、非晶質のＳＲＯ膜は光を通るので、
この光を利用することによって基板温度を測ることがで
きる。したがって、成膜装置としてホットウォール式Ｃ
ＶＤ装置を用いて厚いＳＲＯ膜を形成する場合でも、基
板温度を容易に制御できるようになる。
この光を利用することによって基板温度を測ることがで
きる。したがって、成膜装置としてホットウォール式Ｃ
ＶＤ装置を用いて厚いＳＲＯ膜を形成する場合でも、基
板温度を容易に制御できるようになる。
【００５４】また、第１ＳＲＯ膜、ＢＳＴ膜および第２
ＳＲＯ膜を連続的に形成する場合、これらの膜をほぼ同
じ温度で形成することができるので、膜剥がれの発生を
効果的に抑制できる。 （第２の実施形態）本発明者らは、ＳＲＯ電極の結晶化
方法によるキャパシタ特性への影響を調べるために以下
の手順で実験を行った。
ＳＲＯ膜を連続的に形成する場合、これらの膜をほぼ同
じ温度で形成することができるので、膜剥がれの発生を
効果的に抑制できる。 （第２の実施形態）本発明者らは、ＳＲＯ電極の結晶化
方法によるキャパシタ特性への影響を調べるために以下
の手順で実験を行った。
【００５５】すなわち、熱酸化膜（膜厚：５００ｎｍ）
を形成した基板上に下部キャパシタ電極としての第１Ｓ
ＲＯ膜（膜厚：５０ｎｍ）、キャパシタ絶縁膜としての
ＢＳＴ膜（膜厚：２５ｎｍ）、上部キャパシタ電極とし
ての第２ＳＲＯ膜（膜厚：５０ｎｍ）をＣＶＤ法により
順次形成した後、第２ＳＲＯ膜をミリングにより電極状
にパターニングしてＢＳＴキャパシタを作成した。
を形成した基板上に下部キャパシタ電極としての第１Ｓ
ＲＯ膜（膜厚：５０ｎｍ）、キャパシタ絶縁膜としての
ＢＳＴ膜（膜厚：２５ｎｍ）、上部キャパシタ電極とし
ての第２ＳＲＯ膜（膜厚：５０ｎｍ）をＣＶＤ法により
順次形成した後、第２ＳＲＯ膜をミリングにより電極状
にパターニングしてＢＳＴキャパシタを作成した。
【００５６】ＣＶＤ法による各膜の成膜条件は以下の通
りである。
りである。
【００５７】ＢＳＴ膜はホットウォール、バッチ式ＣＶ
Ｄ装置を用い、成膜圧力１００Ｐａで成膜した。ＣＶＤ
原料としてはＢａ（ＴＨＤ）2 ，Ｓｒ（ＴＨＤ）2 ，Ｔ
ｉ（ＴＨＤ）2 （ＯＣ3 Ｈ7 ）2 の０．５ｍｏｌ／ｌＭ
ｅＴＨＦ［ＭｅＴＨＦ＝Ｃ5Ｈ10Ｏ］溶液を気化したも
のを用いた。Ｂａ，Ｓｒ，Ｔｉ原料の供給速度はそれぞ
れ０．６ｓｃｃｍ，０．６ｓｃｃｍ，０．９ｓｃｃｍで
ある。成膜温度４８０℃で成膜した場合、成膜速度は４
ｎｍ／ｍｉｎ．であり、得られたＢＳＴ膜は多結晶膜で
あった。また、成膜温度４２０℃で成膜した場合、成膜
速度は１ｎｍ／ｍｉｎ．であり、得られたＢＳＴ膜は非
晶質であった。
Ｄ装置を用い、成膜圧力１００Ｐａで成膜した。ＣＶＤ
原料としてはＢａ（ＴＨＤ）2 ，Ｓｒ（ＴＨＤ）2 ，Ｔ
ｉ（ＴＨＤ）2 （ＯＣ3 Ｈ7 ）2 の０．５ｍｏｌ／ｌＭ
ｅＴＨＦ［ＭｅＴＨＦ＝Ｃ5Ｈ10Ｏ］溶液を気化したも
のを用いた。Ｂａ，Ｓｒ，Ｔｉ原料の供給速度はそれぞ
れ０．６ｓｃｃｍ，０．６ｓｃｃｍ，０．９ｓｃｃｍで
ある。成膜温度４８０℃で成膜した場合、成膜速度は４
ｎｍ／ｍｉｎ．であり、得られたＢＳＴ膜は多結晶膜で
あった。また、成膜温度４２０℃で成膜した場合、成膜
速度は１ｎｍ／ｍｉｎ．であり、得られたＢＳＴ膜は非
晶質であった。
【００５８】第１および第２ＳＲＯ膜はＢＳＴ膜と同じ
ＣＶＤ装置を用い、成膜圧力１００Ｐａで成膜した。Ｃ
ＶＤ原料としてはＳｒ（ＴＨＤ）2 ，Ｒｕ（ＴＨＤ）3
の０．５ｍｏｌ／ｌＭｅＴＨＦ溶液を気化したものを用
いた。Ｓｒ，Ｒｕ原料の供給速度はそれぞれ０．６ｓｃ
ｃｍ，０．４ｓｃｃｍである。成膜温度４４０℃で成膜
した場合、成膜速度は０．５ｎｍ／ｍｉｎ．得られた第
１および第２ＳＲＯ膜は非晶質であった。
ＣＶＤ装置を用い、成膜圧力１００Ｐａで成膜した。Ｃ
ＶＤ原料としてはＳｒ（ＴＨＤ）2 ，Ｒｕ（ＴＨＤ）3
の０．５ｍｏｌ／ｌＭｅＴＨＦ溶液を気化したものを用
いた。Ｓｒ，Ｒｕ原料の供給速度はそれぞれ０．６ｓｃ
ｃｍ，０．４ｓｃｃｍである。成膜温度４４０℃で成膜
した場合、成膜速度は０．５ｎｍ／ｍｉｎ．得られた第
１および第２ＳＲＯ膜は非晶質であった。
【００５９】結晶化の影響を調べるために、以下の７通
りのシーケンスについて得られたＢＳＴキャパシタのリ
ーク電流、誘電率、８５℃で２．５ＶのＤＣストレスを
印加した場合の寿命を比較した。
りのシーケンスについて得られたＢＳＴキャパシタのリ
ーク電流、誘電率、８５℃で２．５ＶのＤＣストレスを
印加した場合の寿命を比較した。
【００６０】なお、結晶化のために、本ＣＶＤ装置内で
ＣＶＤ成膜と連続にＡｒ雰囲気中で圧力５０Ｐａ、１０
分の熱処理を行った。本ＣＶＤ装置は、反応炉の温度を
急速に変えることができるように、応答性の良いヒータ
ーにエアーをふきつけてヒーターの温度を強制的に下げ
る空冷機構を持っており、試料表面を外気に晒すことな
く、しかも短時間で熱処理を連続的に行うことができ
る。
ＣＶＤ成膜と連続にＡｒ雰囲気中で圧力５０Ｐａ、１０
分の熱処理を行った。本ＣＶＤ装置は、反応炉の温度を
急速に変えることができるように、応答性の良いヒータ
ーにエアーをふきつけてヒーターの温度を強制的に下げ
る空冷機構を持っており、試料表面を外気に晒すことな
く、しかも短時間で熱処理を連続的に行うことができ
る。
【００６１】シーケンス１：非晶質の第１ＳＲＯ膜上に
多結晶（結晶性）のＢＳＴ膜を形成した後に１回、非晶
質の第２ＳＲＯ膜を形成した後に１回、計２の７００℃
の熱処理を行う。
多結晶（結晶性）のＢＳＴ膜を形成した後に１回、非晶
質の第２ＳＲＯ膜を形成した後に１回、計２の７００℃
の熱処理を行う。
【００６２】シーケンス２：非晶質の第１ＳＲＯ膜、非
晶質のＢＳＴ膜を連続的に形成した後に１回、非晶質の
第２ＳＲＯ膜を形成した後に１回、計２回の７００℃の
熱処理を行う。
晶質のＢＳＴ膜を連続的に形成した後に１回、非晶質の
第２ＳＲＯ膜を形成した後に１回、計２回の７００℃の
熱処理を行う。
【００６３】シーケンス３：非晶質の第１ＳＲＯ膜、非
晶質のＢＳＴ膜、第２ＳＲＯ膜を連続的に形成した後に
一括して７００℃の熱処理を行う。
晶質のＢＳＴ膜、第２ＳＲＯ膜を連続的に形成した後に
一括して７００℃の熱処理を行う。
【００６４】シーケンス４：第１ＳＲＯ膜の形成した後
に１回、非晶質のＢＳＴ膜および第２ＳＲＯ膜を形成し
た後に１回の計２回の７００℃の熱処理を行う。
に１回、非晶質のＢＳＴ膜および第２ＳＲＯ膜を形成し
た後に１回の計２回の７００℃の熱処理を行う。
【００６５】シーケンス５：非晶質の第１ＳＲＯ膜、多
結晶のＢＳＴ膜、非晶質の第２ＳＲＯ膜を連続的に形成
した後に一括して７００℃の熱処理を行う。
結晶のＢＳＴ膜、非晶質の第２ＳＲＯ膜を連続的に形成
した後に一括して７００℃の熱処理を行う。
【００６６】シーケンス６：シーケンス３の熱処理を６
５０℃で行う。
５０℃で行う。
【００６７】シーケンス７：シーケンス５の熱処理を６
５０℃で行う。
５０℃で行う。
【００６８】表２に、各シーケンスで作成したキャパシ
タのリーク電流、誘電率、寿命を示す。
タのリーク電流、誘電率、寿命を示す。
【００６９】
【表２】
【００７０】表２から、シーケンス１、シーケンス５、
シーケンス７で作成したキャパシタで最も高い誘電率
（＝３４０Ｆ／ｍ）が得られることが分かる。
シーケンス７で作成したキャパシタで最も高い誘電率
（＝３４０Ｆ／ｍ）が得られることが分かる。
【００７１】また、各シーケンスで作成したキャパシタ
についてＳＩＭＳによりＢａ，Ｓｒ，Ｔｉ，Ｒｕのプロ
ファイル観察を行った。
についてＳＩＭＳによりＢａ，Ｓｒ，Ｔｉ，Ｒｕのプロ
ファイル観察を行った。
【００７２】その結果、非晶質ＳＲＯ膜と非晶質ＢＳＴ
膜が接する場合（シーケンス２の第１ＳＲＯ膜とＢＳＴ
膜、シーケンス３およびシーケンス６の第１ＳＲＯ膜と
ＢＳＴ膜およびＢＳＴ膜と第２ＳＲＯ膜、シーケンス４
のＢＳＴ膜と第２ＳＲＯ膜）には、ＳＲＯ膜中のＲｕの
ＢＳＴ膜中への拡散、およびＢＳＴ膜中のＢａ，Ｔｉの
ＳＲＯ膜中への拡散による界面のミキシングが確認され
た。
膜が接する場合（シーケンス２の第１ＳＲＯ膜とＢＳＴ
膜、シーケンス３およびシーケンス６の第１ＳＲＯ膜と
ＢＳＴ膜およびＢＳＴ膜と第２ＳＲＯ膜、シーケンス４
のＢＳＴ膜と第２ＳＲＯ膜）には、ＳＲＯ膜中のＲｕの
ＢＳＴ膜中への拡散、およびＢＳＴ膜中のＢａ，Ｔｉの
ＳＲＯ膜中への拡散による界面のミキシングが確認され
た。
【００７３】すなわち、非晶質のＢＳＴ膜と非晶質のＳ
ＲＯ膜とが接する場合に、熱処理によりこれらのＢＳＴ
膜およびＳＲＯ膜を一括して結晶化すると、誘電率が小
さくなるのは、ＢＳＴ膜とＳＲＯ膜との間で起こる相互
拡散が原因であることが分かった。
ＲＯ膜とが接する場合に、熱処理によりこれらのＢＳＴ
膜およびＳＲＯ膜を一括して結晶化すると、誘電率が小
さくなるのは、ＢＳＴ膜とＳＲＯ膜との間で起こる相互
拡散が原因であることが分かった。
【００７４】したがって、シーケンス１，５，７のよう
に、非晶質のＳＲＯ膜と結晶性のＢＳＴ膜が接する状態
で、結晶化のための熱処理を行うことにより、誘電率の
高いＢＳＴキャパシタを実現することができる。
に、非晶質のＳＲＯ膜と結晶性のＢＳＴ膜が接する状態
で、結晶化のための熱処理を行うことにより、誘電率の
高いＢＳＴキャパシタを実現することができる。
【００７５】また、シーケンス５に比べてシーケンス７
で作成したキャパシタのほうがリーク電流が低いの原因
は、熱処理温度を低温化したためである。シーケンス６
に比べてシーケンス７で作成したキャパシタのほうがリ
ーク電流が高い高い原因は、多結晶ＢＳＴ膜に接してい
る非晶質ＳＲＯ膜の結晶化温度が、非晶質ＢＳＴに接し
ている非晶質ＳＲＯの結晶化温度に比べて低くなるため
である。
で作成したキャパシタのほうがリーク電流が低いの原因
は、熱処理温度を低温化したためである。シーケンス６
に比べてシーケンス７で作成したキャパシタのほうがリ
ーク電流が高い高い原因は、多結晶ＢＳＴ膜に接してい
る非晶質ＳＲＯ膜の結晶化温度が、非晶質ＢＳＴに接し
ている非晶質ＳＲＯの結晶化温度に比べて低くなるため
である。
【００７６】なお、本発明者らは対照実験として、第１
および第２ＳＲＯ膜、ならびにＢＳＴ膜をスパッタ法に
より形成した場合にも同様の実験を行ったが、やはり非
晶質ＳＲＯ膜／結晶性ＢＳＴ膜／非晶質ＳＲＯ膜の３層
構造を形成した後に一括して熱処理を行った場合に、一
番高い誘電率を示すキャパシタが得られ、また第１およ
び第２ＳＲＯ膜とＢＳＴ膜とのそれぞれの界面で相互拡
散が起こっていないことが確認された。 （第３の実施形態）図１は、本発明の第３の実施形態に
係るＤＲＡＭメモリセルの製造方法を示す工程断面図で
ある。このＤＲＡＭメモリセルは、コンケイブ型キャパ
シタを用いている。
および第２ＳＲＯ膜、ならびにＢＳＴ膜をスパッタ法に
より形成した場合にも同様の実験を行ったが、やはり非
晶質ＳＲＯ膜／結晶性ＢＳＴ膜／非晶質ＳＲＯ膜の３層
構造を形成した後に一括して熱処理を行った場合に、一
番高い誘電率を示すキャパシタが得られ、また第１およ
び第２ＳＲＯ膜とＢＳＴ膜とのそれぞれの界面で相互拡
散が起こっていないことが確認された。 （第３の実施形態）図１は、本発明の第３の実施形態に
係るＤＲＡＭメモリセルの製造方法を示す工程断面図で
ある。このＤＲＡＭメモリセルは、コンケイブ型キャパ
シタを用いている。
【００７７】まず、図１（ａ）に示すように、シリコン
基板１の表面にトレンチ素子分離法によって素子分離絶
縁膜２を形成する。
基板１の表面にトレンチ素子分離法によって素子分離絶
縁膜２を形成する。
【００７８】次に図１（ｂ）に示すように、ゲート酸化
膜３およびゲート電極４1 ，４2 を形成した後、ゲート
電極４1 ，４2 をマスクにして不純物イオンを基板表面
に注入して低不純物濃度の浅い拡散層（ＬＤＤ）５を形
成する。ゲート電極４1 としては多結晶シリコン膜を用
い、ゲート電極４2 としては金属膜を用いる。なお、ゲ
ート構造はこのようなポリメタルゲートに限定されるも
のではない。
膜３およびゲート電極４1 ，４2 を形成した後、ゲート
電極４1 ，４2 をマスクにして不純物イオンを基板表面
に注入して低不純物濃度の浅い拡散層（ＬＤＤ）５を形
成する。ゲート電極４1 としては多結晶シリコン膜を用
い、ゲート電極４2 としては金属膜を用いる。なお、ゲ
ート構造はこのようなポリメタルゲートに限定されるも
のではない。
【００７９】次に図１（ｃ）に示すように、ゲート側壁
絶縁膜（Ｓｉx Ｎy 膜）６を形成した後、ゲート電極４
1 ，４2 およびゲート側壁絶縁膜６をマスクにして不純
物イオンを注入してソース拡散層７ｓおよびドレイン拡
散層７ｄを形成する。
絶縁膜（Ｓｉx Ｎy 膜）６を形成した後、ゲート電極４
1 ，４2 およびゲート側壁絶縁膜６をマスクにして不純
物イオンを注入してソース拡散層７ｓおよびドレイン拡
散層７ｄを形成する。
【００８０】浅い拡散層５中の不純物を活性化するため
のアニールと、ソース拡散層７ｓおよびドレイン拡散層
７ｄ中の不純物を活性化するためのアニールはそれぞれ
別に行っても良いし、あるいは同時に行っても良い。
のアニールと、ソース拡散層７ｓおよびドレイン拡散層
７ｄ中の不純物を活性化するためのアニールはそれぞれ
別に行っても良いし、あるいは同時に行っても良い。
【００８１】次に図１（ｄ）に示すように、第１層間絶
縁膜（ＳｉＯ2 膜）８を全面に堆積した後、第１層間絶
縁膜８にドレイン拡散層７ｄに対してのコンタクトホー
ルを開口し、次にビット線９となるＡｌ膜等の導電性膜
をコンタクトホールを充填するように全面に堆積し、こ
の導電性膜をフォトリソグラフィおよびＲＩＥを用いて
加工することによりビット線９を形成する。
縁膜（ＳｉＯ2 膜）８を全面に堆積した後、第１層間絶
縁膜８にドレイン拡散層７ｄに対してのコンタクトホー
ルを開口し、次にビット線９となるＡｌ膜等の導電性膜
をコンタクトホールを充填するように全面に堆積し、こ
の導電性膜をフォトリソグラフィおよびＲＩＥを用いて
加工することによりビット線９を形成する。
【００８２】次に図１（ｅ）に示すように、第２層間絶
縁膜（ＳｉＯ2 膜）１０、エッチングストッパ膜（Ｓｉ
x Ｎy 膜）１１を順次形成する。
縁膜（ＳｉＯ2 膜）１０、エッチングストッパ膜（Ｓｉ
x Ｎy 膜）１１を順次形成する。
【００８３】次に図１（ｆ）に示すように、第１層間絶
縁膜８、第２層間絶縁膜１０およびエッチングストッパ
膜１１にソース拡散層７ｓに対してのコンタクトホール
を形成した後、プラグ電極１２となるＷ膜等の導線性膜
をコンタクトホールを充填するように全面に堆積し、コ
ンタクトホール外部の導電性膜をＣＭＰにより除去とし
てプラグ電極１２を形成する。
縁膜８、第２層間絶縁膜１０およびエッチングストッパ
膜１１にソース拡散層７ｓに対してのコンタクトホール
を形成した後、プラグ電極１２となるＷ膜等の導線性膜
をコンタクトホールを充填するように全面に堆積し、コ
ンタクトホール外部の導電性膜をＣＭＰにより除去とし
てプラグ電極１２を形成する。
【００８４】次に図２（ｇ）に示すように、第３層間絶
縁膜（ＳｉＯ2 膜）１３を全面に堆積した後、第３層間
絶縁膜（ＳｉＯ2 膜）１３にプラグ電極１２に繋がるテ
ーパ状の開口部を形成する。
縁膜（ＳｉＯ2 膜）１３を全面に堆積した後、第３層間
絶縁膜（ＳｉＯ2 膜）１３にプラグ電極１２に繋がるテ
ーパ状の開口部を形成する。
【００８５】次に図２（ｈ）に示すように、第２の実施
形態に記載した条件で、下部キャパシタ電極としての第
１非晶質ＳＲＯ膜１４をＣＶＤ法により形成した後、テ
ーパ状の開口部を埋め込むように全面にレジスト１５を
塗布する。第１非晶質ＳＲＯ膜１４は結晶性ではないの
で、その表面を平滑にできるとともに、段差被覆性の良
い成膜を行うことができる。
形態に記載した条件で、下部キャパシタ電極としての第
１非晶質ＳＲＯ膜１４をＣＶＤ法により形成した後、テ
ーパ状の開口部を埋め込むように全面にレジスト１５を
塗布する。第１非晶質ＳＲＯ膜１４は結晶性ではないの
で、その表面を平滑にできるとともに、段差被覆性の良
い成膜を行うことができる。
【００８６】次に図２（ｉ）に示すように、開口部外部
の非晶質ＳＲＯ膜１４およびレジスト１５をＣＭＰによ
り除去した後、レジスト１５をアッシングにより除去す
る。この結果、第１非晶質ＳＲＯ膜１４は、テーパ状の
開口部の側面および底面のみに残ることになる。
の非晶質ＳＲＯ膜１４およびレジスト１５をＣＭＰによ
り除去した後、レジスト１５をアッシングにより除去す
る。この結果、第１非晶質ＳＲＯ膜１４は、テーパ状の
開口部の側面および底面のみに残ることになる。
【００８７】次に図２（ｊ）に示すように、第２の実施
形態に記載した条件で、キャパシタ絶縁膜としての多結
晶ＢＳＴ膜１６、上部キャパシタ電極としての第２非晶
質ＳＲＯ膜１７をＣＶＤ法により連続的に形成する。
形態に記載した条件で、キャパシタ絶縁膜としての多結
晶ＢＳＴ膜１６、上部キャパシタ電極としての第２非晶
質ＳＲＯ膜１７をＣＶＤ法により連続的に形成する。
【００８８】最後に、同じＣＶＤ反応容器中で、７００
℃のＡｒ雰囲気中で、圧力５０Ｐａでもって１０分の熱
処理を行うことにより、第１非晶質ＳＲＯ膜１４、多結
晶ＢＳＴ膜１６および第２非晶質ＳＲＯ膜１７を結晶化
して、コンケイブ型キャパシタを用いたＤＲＡＭメモリ
セルが完成する。
℃のＡｒ雰囲気中で、圧力５０Ｐａでもって１０分の熱
処理を行うことにより、第１非晶質ＳＲＯ膜１４、多結
晶ＢＳＴ膜１６および第２非晶質ＳＲＯ膜１７を結晶化
して、コンケイブ型キャパシタを用いたＤＲＡＭメモリ
セルが完成する。
【００８９】本実施形態によれば、非晶質ＳＲＯ膜１
４、多結晶ＢＳＴ膜１６および非晶質ＳＲＯ膜１７を形
成した後に、これらの膜１４，１６，１７を熱処理によ
り一括して結晶化を行っているので、ＳＲＯ膜／ＢＳＴ
膜界面を平坦にでき、その結果として電界集中等による
リークの増加を効果的に抑制できるようになる。
４、多結晶ＢＳＴ膜１６および非晶質ＳＲＯ膜１７を形
成した後に、これらの膜１４，１６，１７を熱処理によ
り一括して結晶化を行っているので、ＳＲＯ膜／ＢＳＴ
膜界面を平坦にでき、その結果として電界集中等による
リークの増加を効果的に抑制できるようになる。
【００９０】また、結晶化により同じペロブスカイト結
晶構造を有するＳＲＯ膜およびＢＳＴ膜を形成できるの
で、結晶間の整合性が良くなり、その結果としてＢＳＴ
膜（キャパシタ絶縁膜）中の欠陥が抑制されて信頼性が
向上する。
晶構造を有するＳＲＯ膜およびＢＳＴ膜を形成できるの
で、結晶間の整合性が良くなり、その結果としてＢＳＴ
膜（キャパシタ絶縁膜）中の欠陥が抑制されて信頼性が
向上する。
【００９１】本発明者らは比較検討のために、図２
（ｉ）の段階で非晶質ＳＲＯ膜１４にあらかじめ結晶化
のための熱処理を行ってから上述の手順で多結晶ＢＳＴ
膜１６、非晶質ＳＲＯ膜１７を成膜する方法も検討し
た。
（ｉ）の段階で非晶質ＳＲＯ膜１４にあらかじめ結晶化
のための熱処理を行ってから上述の手順で多結晶ＢＳＴ
膜１６、非晶質ＳＲＯ膜１７を成膜する方法も検討し
た。
【００９２】その結果、この方法では、非晶質ＳＲＯ膜
１４／多結晶ＢＳＴ膜１６／非晶質ＳＲＯ膜１７を一括
して結晶化する本実施形態の方法に比べて、リーク電流
が５倍程度大きくなることが判明した。
１４／多結晶ＢＳＴ膜１６／非晶質ＳＲＯ膜１７を一括
して結晶化する本実施形態の方法に比べて、リーク電流
が５倍程度大きくなることが判明した。
【００９３】そこで、同様の手順で作成した２種類の平
面キャパシタについて、そのＳＲＯ上部電極およびＢＳ
Ｔ膜を剥離し、原子間力顕微鏡（ＡＦＭ）を用いてＳＲ
Ｏ下部電極の表面の平滑性を調べた。その結果を表３に
示す。
面キャパシタについて、そのＳＲＯ上部電極およびＢＳ
Ｔ膜を剥離し、原子間力顕微鏡（ＡＦＭ）を用いてＳＲ
Ｏ下部電極の表面の平滑性を調べた。その結果を表３に
示す。
【００９４】
【表３】
【００９５】表３から、非晶質ＳＲＯ下部電極のみ結晶
化した場合、結晶性ＳＲＯ下電極の表面の平滑性が劣る
ことが分かる。すなわち、本発明のように第１および第
２非晶質ＳＲＯ膜１４，１７に多結晶ＢＳＴ膜１６が接
した状態で非晶質ＳＲＯ膜１４，１７を結晶化するため
の熱処理を行うことにより、平滑なＢＳＴ膜／ＳＲＯ膜
界面を実現することができ、その結果として良好な電気
特性を実現することができる。
化した場合、結晶性ＳＲＯ下電極の表面の平滑性が劣る
ことが分かる。すなわち、本発明のように第１および第
２非晶質ＳＲＯ膜１４，１７に多結晶ＢＳＴ膜１６が接
した状態で非晶質ＳＲＯ膜１４，１７を結晶化するため
の熱処理を行うことにより、平滑なＢＳＴ膜／ＳＲＯ膜
界面を実現することができ、その結果として良好な電気
特性を実現することができる。
【００９６】本実施形態では、第２の実施形態のシーケ
ンス５に相当する結晶化方法を用いたが、他のシーケン
ス例えばシーケンス２に相当する結晶化方法を用いても
従来よりもリーク電流等の点で優れたＤＲＡＭメモリセ
ルを実現することができる。
ンス５に相当する結晶化方法を用いたが、他のシーケン
ス例えばシーケンス２に相当する結晶化方法を用いても
従来よりもリーク電流等の点で優れたＤＲＡＭメモリセ
ルを実現することができる。
【００９７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、キャパシ
タ電極の材料としてはＳＲＯのみをあげたが、本発明は
ＳＲＯにとどまるものではなく、ＡＥＲｕＯ3 （ＡＥは
Ｓｒ，Ｂａ，Ｃａから選ばれる少なくとも一種）やＳｒ
1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄか
ら選ばれる少なくとも一種、０≦ｘ≦１）についても有
望である。
るものではない。例えば、上記実施形態では、キャパシ
タ電極の材料としてはＳＲＯのみをあげたが、本発明は
ＳＲＯにとどまるものではなく、ＡＥＲｕＯ3 （ＡＥは
Ｓｒ，Ｂａ，Ｃａから選ばれる少なくとも一種）やＳｒ
1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄか
ら選ばれる少なくとも一種、０≦ｘ≦１）についても有
望である。
【００９８】また、キャパシタ絶縁膜の材料としてはＢ
ＳＴ以外にも、Ｂａ（Ｔｉ，Ｓｎ）Ｏ3 ，（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 ，ＳｒＢｉ2 （Ｔａ，Ｎｂ）2
Ｏ9 などを用いた場合にも同様な結果が得られる。
ＳＴ以外にも、Ｂａ（Ｔｉ，Ｓｎ）Ｏ3 ，（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 ，ＳｒＢｉ2 （Ｔａ，Ｎｂ）2
Ｏ9 などを用いた場合にも同様な結果が得られる。
【００９９】また、上記実施形態では、上部および下部
キャパシタ電極ともにＳＲＯ膜を用いた場合について説
明したが、下部キャパシタ電極あるいは上部キャパシタ
電極の一方をＲｕＯ2 膜，ＩｒＯ2 膜，ＯｓＯ2 膜な
ど、ＳＲＯ膜に比べて加工の容易な金属酸化物膜に変え
ることも可能である。
キャパシタ電極ともにＳＲＯ膜を用いた場合について説
明したが、下部キャパシタ電極あるいは上部キャパシタ
電極の一方をＲｕＯ2 膜，ＩｒＯ2 膜，ＯｓＯ2 膜な
ど、ＳＲＯ膜に比べて加工の容易な金属酸化物膜に変え
ることも可能である。
【０１００】また、上記実施形態では、スタック型キャ
パシタであるコンケイブ型キャパシタを用いたＤＲＡＭ
メモリセルの場合について説明したが、本発明はトレン
チ型キャパシタを用いたＤＲＡＭメモリセルにも適用で
きる。
パシタであるコンケイブ型キャパシタを用いたＤＲＡＭ
メモリセルの場合について説明したが、本発明はトレン
チ型キャパシタを用いたＤＲＡＭメモリセルにも適用で
きる。
【０１０１】この場合、図３に示すように、８４の金属
酸化物膜８１が得られるので、図４に示した従来の金属
酸化物膜８１とは異なり、金属酸化物膜８１の表面凹凸
が激しくなったり、トレンチの角８３で結晶形状の不連
続が生じたりすることはない。
酸化物膜８１が得られるので、図４に示した従来の金属
酸化物膜８１とは異なり、金属酸化物膜８１の表面凹凸
が激しくなったり、トレンチの角８３で結晶形状の不連
続が生じたりすることはない。
【０１０２】また、本発明は、ＤＲＡＭメモリセル以外
の素子のキャパシタにも適用することができる。
の素子のキャパシタにも適用することができる。
【０１０３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【０１０４】
【発明の効果】以上詳説したように本発明によれば、下
部キャパシタ電極としての非晶質金属酸化物膜を形成
し、その上にキャパシタ絶縁膜を形成してから、上記非
晶質金属酸化物膜を結晶化することにより、下部キャパ
シタ電極とキャパシタ絶縁膜との界面を平坦にできるの
で、リーク電流の増加を効果的に抑制できるようにな
る。
部キャパシタ電極としての非晶質金属酸化物膜を形成
し、その上にキャパシタ絶縁膜を形成してから、上記非
晶質金属酸化物膜を結晶化することにより、下部キャパ
シタ電極とキャパシタ絶縁膜との界面を平坦にできるの
で、リーク電流の増加を効果的に抑制できるようにな
る。
【図１】本発明の第３の実施形態に係るＤＲＡＭメモリ
セルの製造方法を示す工程断面図
セルの製造方法を示す工程断面図
【図２】図１に続く同ＤＲＡＭセルの製造方法を示す工
程断面図
程断面図
【図３】本発明の方法により形成したトレンチキャパシ
タの下部キャパシタ電極としての金属酸化物膜を示す断
面図
タの下部キャパシタ電極としての金属酸化物膜を示す断
面図
【図４】従来の方法により形成したトレンチキャパシタ
の下部キャパシタ電極としての金属酸化物膜の問題点を
説明するための断面図
の下部キャパシタ電極としての金属酸化物膜の問題点を
説明するための断面図
１…シリコン基板 ２…素子分離絶縁膜 ３…ゲート酸化膜 ４1 ，４2 …ゲート電極 ５…拡散層（ＬＤＤ） ６…ゲート側壁絶縁膜（Ｓｉx Ｎy 膜） ７ｓ…ソース拡散層 ７ｄ…ドレイン層 ８…第１層間絶縁膜（ＳｉＯ2 膜） ９…ビット線 １０…第２層間絶縁膜（ＳｉＯ2 膜） １１…エッチングストッパ膜（Ｓｉx Ｎy 膜） １２…プラグ電極 １３…第３層間絶縁膜（ＳｉＯ2 膜） １４…非晶質ＳＲＯ膜（下部キャパシタ電極） １５…レジスト １６…多結晶ＢＳＴ膜（キャパシタ絶縁膜） １７…非晶質ＳＲＯ（上部キャパシタ電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 和弘 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F038 AC05 AC09 AC15 EZ14 EZ17 EZ20 5F083 AD24 AD48 AD49 FR02 GA06 JA14 JA15 JA43 JA45 MA06 MA17 PR21 PR33
Claims (8)
- 【請求項１】下部キャパシタ電極、キャパシタ絶縁膜、
上部キャパシタ電極が順次積層されてなるキャパシタを
有する半導体装置の製造方法であって、 基板上に前記下部キャパシタ電極としての非晶質金属酸
化物膜を形成する工程と、 この第１非晶質金属酸化物膜上に前記キャパシタ絶縁膜
としての金属酸化物膜を形成する工程と、 前記非晶質金属酸化物膜を熱処理により結晶化する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】下部キャパシタ電極、キャパシタ絶縁膜、
上部キャパシタ電極が順次積層されてなるキャパシタを
有する半導体装置の製造方法であって、 基板上に前記下部キャパシタ電極としての第１非晶質金
属酸化物膜を形成する工程と、 この第１非晶質金属酸化物膜上に前記キャパシタ絶縁膜
としての第２非晶質金属酸化物膜を形成する工程と、 前記第１および第２非晶質金属酸化物膜を熱処理により
それぞれ第１および第２結晶性金属酸化物膜に変える工
程と、 この第２結晶性金属酸化物膜上に前記上部キャパシタ電
極としての第３非晶質金属酸化物膜を形成する工程と、 この非晶質金属酸化物膜を熱処理により結晶化する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】下部キャパシタ電極、キャパシタ絶縁膜、
上部キャパシタ電極が順次積層されてなるキャパシタを
有する半導体装置の製造方法であって、 基板上に前記下部キャパシタ電極としての非晶質金属酸
化物膜を形成する工程と、 この非晶質金属酸化物膜上に前記キャパシタ絶縁膜とし
ての結晶性金属酸化物膜を形成する工程と、 前記非晶質金属酸化物膜を結晶化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】下部キャパシタ電極、キャパシタ絶縁膜、
上部キャパシタ電極が順次積層されてなるキャパシタを
有する半導体装置の製造方法であって、 基板上に前記下部キャパシタ電極としての第１非晶質金
属酸化物膜を形成する工程と、 この第１非晶質金属酸化物膜上に前記キャパシタ絶縁膜
としての第２非晶質金属酸化物膜を形成する工程と、 この第２非晶質金属酸化物膜上に上部キャパシタ電極と
しての第３非晶質金属酸化物膜を形成する工程と、 前記第１非晶質金属酸化物膜、前記第２非晶質金属酸化
物膜および前記第３非晶質金属酸化物膜を熱処理して一
括して結晶化する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項５】前記キャパシタ絶縁膜は、Ｂａx Ｓｒ1-x
ＴｉＯ3 （０≦ｘ≦１）膜であることを特徴とする請求
項１ないし請求項４のいずれかに記載の半導体装置の製
造方法。 - 【請求項６】前記上部キャパシタ電極および前記下部キ
ャパシタ電極の少なくとも一方は、ＡＥＲｕＯ3 膜（Ａ
ＥはＳｒ，Ｂａ，Ｃａから選ばれる少なくとも１つの元
素）またはＳｒ1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ，Ｐ
ｒ，Ｓｍ，Ｎｄから選ばれる少なくとも１つの元素、０
≦ｘ≦１）膜であることを特徴とする請求項１ないし請
求項４のいずれかに記載の半導体装置の製造方法。 - 【請求項７】前記下部キャパシタ電極および前記キャパ
シタ絶縁膜の結晶構造は、ペロブスカイトであることを
特徴とする請求項１ないし請求項４のいずれかに記載の
半導体装置の製造方法。 - 【請求項８】前記キャパシタ絶縁膜は、チタン酸バリウ
ムストロンチウムを主成分とする金属酸化物膜であるこ
とを特徴とする請求項７に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016025A JP2000216359A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016025A JP2000216359A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216359A true JP2000216359A (ja) | 2000-08-04 |
Family
ID=11905037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016025A Pending JP2000216359A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP2006270122A (ja) * | 2006-06-15 | 2006-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-01-25 JP JP11016025A patent/JP2000216359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP2006270122A (ja) * | 2006-06-15 | 2006-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4579193B2 (ja) * | 2006-06-15 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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