JP4447207B2 - 半導体製造装置及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造装置、及び、半導体装置の製造方法に関する。より詳細には、本発明は、キャパシタを有する半導体装置を製造する半導体製造装置、及び、その半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（FeRAM）が知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のフローティングゲートに電荷を蓄積することで情報を記憶するものであり、情報の書き込みの際には、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
一方、FeRAMは、図２１に示すように、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタ１０７を絶縁膜１０１上に有する。その強誘電体キャパシタ１０７は、下部電極１０４と上部電極１０６との間に強誘電体よりなる誘電体膜１０５を挟み込んでなり、電極間の電位差に応じて誘電体膜１０５に自発分極が生じる。この自発分極は、電源を切っても保持されたままであり、この自発分極の大きさと極性とを検出することで、情報が読み出される。
【０００５】
図示のように、下部電極１０４は、Pt（プラチナ）膜１０３とTi（チタン）膜１０２との二層構造を有するが、このうちPt膜１０３は、その上の誘電体膜１０５の結晶性を向上させ、キャパシタ１０７の特性を良好にする役割を担う。誘電体膜１０５の結晶性は、Pt膜１０３として配向が強いもの、すなわち配向が一方向に揃った高品位なものを使用することで更に向上する。そこで、Pt膜１０３の配向を強くするため、通常はその下にTi膜１０２を形成する。
【０００６】
Ti膜は、FeRAMのキャパシタの他に多層構造の金属配線にも使用されるが、この場合に、Ti膜の配向性が成膜雰囲気中の水蒸気量に依存し、更に、Ti膜上にAl膜を形成すると、Al膜の配向性がTi膜の配向性に依存することが知られている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開平１０−４１３８３号公報
【０００８】
【発明が解決しようとする課題】
ところで、チタン用のスパッタチャンバは、Tiのゲッタ作用により他のチャンバよりも真空度が高く、更に、処理ロット数が多くなるとチャンバ中の水蒸気量が枯れ易くなる。
【０００９】
しかしながら、このようにチャンバ中の雰囲気が不安定だと、Ti膜１０２の配向性が処理ロット毎に変動してしまい、FeRAMを安定して量産することが困難になるという問題がある。
【００１０】
また、特開平１０−４１３８３号公報の方法では、ボンベの中に溜められた水を成膜チャンバ内に供給する際、その供給量をバルブにより機械的に調整しているため、微量な水蒸気を精度良くコントロールするのが難しいという問題がある。
【００１１】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、膜の配向性が安定するようにTi膜を形成できる半導体製造装置、及び半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記した課題は、チタンスパッタ用のチャンバと、前記チャンバに連通して設けられ、該チャンバ内の水蒸気が吸着されるコールドトラップと、前記チャンバ内の水蒸気量を監視して該水蒸気量のモニター信号を出力する水蒸気量監視部と、
前記コールドトラップの温度を制御する制御部と、備え、前記制御部が、前記モニター信号に基づいて前記コールドトラップの設定温度を変え、前記モニター信号の値がチタン膜の（００２）方向の配向の強さの規格値を保証する範囲内に収まるようにすることを特徴とする半導体製造装置によって解決する。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明に係る半導体製造装置によれば、水蒸気量監視部から出力されるモニター信号に基づいて、制御部がコールドトラップの設定温度を変え、モニター信号の値が所定範囲内に収まるようにするので、チャンバ内の水蒸気量が常に一定の範囲に保たれ、チャンバの到達真空圧力や処理ロット数によりチタン膜の配向の強さが変動するのが防止される。
【００１５】
しかも、この装置では、チャンバ内にもともと存在する水蒸気をコールドトラップに吸着させ、該コールドトラップの温度を変えることによりそこに吸着される水蒸気量を調節するので、バルブ等の機械的手段を使用して水蒸気をチャンバ内に供給する装置と比較して、チャンバ内の水蒸気量を微調整するのが容易となる。
【００１６】
特に、モニター信号の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を使用することで、配向の強いチタン膜が安定して量産される。
【００１７】
また、チャンバのデガス中の水蒸気量が少なすぎる場合は、スパッタガス用のボンベに所定量の水蒸気を予め混入しておき、そのスパッタガスと共に水蒸気をチャンバに導入すればよい。
【００１８】
又は、上記した課題は、半導体基板上に下地膜を形成する工程と、水蒸気を吸着するコールドトラップが連通して設けられると共に、スパッタ雰囲気内の水蒸気量を監視する水蒸気量監視部が設けられたチタンスパッタ用のチャンバを使用することにより、前記下地膜上にチタン膜を形成するスパッタ工程と、を有し、前記スパッタ工程において、前記水蒸気量監視部の監視結果に基づいて前記コールドトラップの温度を変え、前記チタン膜の（００２）方向の配向の強さの規格値を保証する範囲となるように前記チャンバ内の水蒸気量を所定範囲内に抑えることを特徴とする半導体装置の製造方法によって解決する。
【００１９】
次に、本発明の作用について説明する。
【００２０】
本発明に係る半導体装置の製造方法によれば、スパッタ工程において、水蒸気量監視部の監視結果に基づいてコールドヘッドの温度を変え、チャンバ内の水蒸気量を所定範囲内に抑えるので、チタン膜の配向の強さが安定する。
【００２１】
また、上記水蒸気量の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を採用することにより、配向の強いチタン膜が安定して量産される。
【００２２】
更に、そのようなチタン膜上にプラチナ膜を形成することで、配向の強いプラチナ膜が安定して量産される。よって、これらチタン膜とプラチナ膜とを下部電極とし、その上にキャパシタ誘電体膜と上部電極とを積層して強誘電体キャパシタを形成すると、キャパシタ誘電体膜の結晶性が良好となり、高品位な強誘電体キャパシタが安定して量産される。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。図１は、本実施形態で使用される半導体製造装置の構成図である。
【００２４】
図１に示すように、この装置はチタンスパッタ用のチャンバ５０を有し、そのチャンバ５０の中には半導体ウエハWを載置するためのヒーターステージ５１が設けられる。ヒーターステージ５１は、静電チャックにより半導体ウエハWを吸着し、熱伝導により半導体ウエハWを所望の温度に加熱する役割を果たす。スパッタの際、スパッタ原子がチャンバの５０の内壁に堆積してしまうのを防ぐため、チャンバ５０の内壁はシールド５２ａ〜５２ｅにより図示の如く覆われる。
【００２５】
Tiターゲット５４は、ヒーターステージ５１に対向してチャンバ５０の上方に設けられ、例えば銅よりなるバッキングプレート５３を介してDC電源５５に電気的に接続される。
【００２６】
本装置では、スパッタガスとしてArが使用されるが、そのArは、Arボンベ６５内に蓄えられており、開閉バルブ６６と配管５６とを介してチャンバ５０内に導入される。特に明示はしないが、Arガスの流量を調節するためのMFC(Mass Flow Controller)が配管５６の途中に設けられる。
【００２７】
スパッタの際には、Arガスを上記の如くチャンバ５０内に供給すると共に、ゲートバルブ５７を開き、ターボ分子ポンプ５９を動作させて、チャンバ５０内を所定の圧力に保持する。ターボ分子ポンプ５９は、排気側の圧力が所定圧力以下でないとポンプ内のタービン等が破損する恐れがあるので、ターボ分子ポンプ５９を動作させる場合には常にドライポンプ６０も動作させるようにする。チャンバ５０内のガスは、このドライポンプ６０の排気口６４から排気されることになる。
【００２８】
上記のポンプ５９、６０だけでは十分な排気速度を得られないので、排気速度を効果的に向上させるべく、ターボ分子ポンプ５９の前段にはコールドトラップ５８がチャンバ５０に連通して設けられる。コールドトラップ５８は、例えば、十分低温に冷却された吸着体を有しており、その吸着体にチャンバ５０からのデガスを吸着させることで、排気速度を高めるように機能する。デガスの中でも水蒸気はコールドトラップ５８により効果的に吸着され、チャンバ内の水分圧は短時間で激減する。そのようなコールドトラップとしては、例えば、株式会社荏原製作所製のCRYO TRAPを使用し得る。
【００２９】
チャンバ５０の底部には、開閉バルブ６１を介して四重極質量分析器（水蒸気量監視部）６２が設けられる。四重極質量分析器６２は、スパッタ雰囲気中に含まれる種々の元素の量を監視しており、各元素に対応するモニター信号を出力する。本実施形態では、四重極質量分析器６２として、インフィコン株式会社製のトランスペクターIIを使用する。
【００３０】
図５は、コールドトラップ５８の設定温度を変えた場合における、各モニター信号の強度を示すグラフである。グラフにおいて、「MASS X」とは、質量数Xの元素の量を示すものであり、特に「MASS 18」は、水蒸気に対応するモニター信号を示す。スパッタにより成膜されるTi膜の配向性は、スパッタ雰囲気中に含有される水蒸気量に依存すると考えられるので、以下では、種々の信号の中でもこのMASS 18信号のみに着目する。
【００３１】
図２は、コールドトラップ５８の温度と、MASS 18信号との関係を調査して得られたグラフである。同図より理解されるように、コールドトラップ５８の温度が高くなると、コールドトラップに水蒸気が吸着し難くなるため、チャンバ内の水蒸気量が多くなり、MASS 18信号が強くなる。このことから、チャンバ内の水蒸気量は、コールドトラップ５８の温度を変えることにより制御できることが分かる。
【００３２】
図３は、MASS 18信号の強さと、成膜されたTi膜の配向の強さとの関係を調査して得られたグラフである。この調査では、シリコンウエハを熱酸化してSiO2膜を厚さ１００nmに形成し、その上に図１の装置を用いて厚さ２０nmのTi膜をスパッタで形成した。なお、Ti膜の配向の強さを測定するには、X線回折が使用された。
【００３３】
図３に示されるように、MASS 18信号が強くなるほど、即ち水蒸気量が多くなるほど、Ti膜の（００２）方向のX線回折強度が強くなり、（１０１）方向のX線回折強度が弱くなる。このことは、図３の測定範囲内でにおいては、水蒸気量が多くなるほどTi膜が全体として（００２）方向に配向し、Ti膜の配向が強くなることを意味する。
【００３４】
このようにTi膜の配向が強くなれば、その上にPt膜を形成した際、このPt膜の配向も強くなると考えられる。この点を確かめるため、本発明者は、図４（ａ）、（ｂ）に示される調査を行った。
【００３５】
図４（ａ）は、ヒーターステージ５１の温度を振った場合における、Ti膜の（００２）方向のX線回折光の積分強度の変化を示すグラフである。この調査では、シリコンウエハ上にSiO2膜を厚さ１００nmに形成し、その上に図１の装置を用いて厚さ８０nmのTi膜をスパッタ法で形成した。なお、この調査は、スパッタ用のArガスの流量が３０sccm、５０sccm、７０sccmの各場合について行われた。
【００３６】
図４（ｂ）は、ヒーターステージ５１の温度を振ってTi膜を形成し、そのTi膜上にPt膜を形成した場合における、Pt膜の（２２２）方向の積分強度について上記と同様に調査したした場合のグラフを示す。但し、この調査においては、Ti膜の厚さを２０nmとし、Ptの厚さを１７５nmとしている。更に、この調査は、Ti膜用のスパッタガスであるArの流量が３０sccm、５０sccmの各場合について行われた。
【００３７】
図４（ａ）と図４（ｂ）とを比較すると、Ti膜の（００２）方向の積分強度が強くなると、それに伴いPt膜の（２２２）方向の積分強度も強くなることがわかる。このことは、換言するなら、Ti膜の配向が強くなればなるほど、その上のPt膜の配向も強くなることを意味する。
【００３８】
これらの結果より、Pt膜の配向を強くするには、チタンチャンバ内の水蒸気量を、Ti膜の配向ができるだけ強くなるような量に設定し、Ti膜の配向を強くすればよいことが理解される。但し、実際の量産工程においては、Ti膜の配向を最強にする必要な無く、Ti膜の配向の強さの規格値を予め定めておき、上記の水蒸気量やMASS 18信号を、この規格値を保障するような所定範囲内に抑えればよい。
【００３９】
更に、その水蒸気量がスパッタ中に変動したり、或いはチャンバの到達真空圧力や処理ロット数に依存して変動してしまうと、安定した品質のTi膜を量産することができないので、水蒸気量を常に安定させることも必要となる。
【００４０】
そこで、本実施形態では、図１に示すように、MASS 18信号を制御部６３にフィードバックし、そのMASS 18信号が上記の所定範囲内にあるか否かを制御部６３に判断させ、その結果に基づいて制御部６３がコールドヘッド５８の温度を逐次変えることにより、チャンバ５０内の水蒸気量が常に所定範囲に収まるようにする。MASS 18信号の上記所定範囲としては、例えば、５×１０-9以上の範囲を採用するのが好ましく、この場合、コールドトラップ５８の温度は−１５０℃〜−１００℃の範囲内にあるのが好ましい。また、そのような制御部６３としては、例えば市販のPC(Personal Computer)を使用し得る。
【００４１】
これにより、配向の強いTi膜を形成することができるとともに、チャンバの到達真空圧力や処理ロット数に依存してTi膜の膜質が変動するのを防止でき、半導体装置を安定して量産することが可能となる。
【００４２】
しかも、この方法では、チャンバ５０のデガス中に微量に含まれる水蒸気をコールドトラップ５８に吸着させ、更にその吸着量をコールドトラップ５８の温度により微調整するので、特開平１０−４１３８３号公報のように水蒸気量をバルブで機械的にコントロールする方法と比較して、チャンバ５０内の水蒸気量を精度良くコントロールすることができる。
【００４３】
ところで、コールドトラップ５８は、チャンバ５０内の水蒸気を吸着するだけであり、水蒸気を増加させることはしないので、チャンバ５０のデガス中にもともと含まれる水蒸気量が上記した所定範囲に足りないと、コールドトラップ５８の温度をどのように制御してもチャンバ５０内は最適な水蒸気量とはならない。
【００４４】
この場合は、例えば、Arボンベ６５の充填時に微量の水をArと一緒に予め充填しておくことで、Arボンベ６５から或る程度の水蒸気がチャンバ５０内に供給されるようにするとよい。この場合、チャンバ５０に導入される直前のAr中に水蒸気が相対湿度で約５０％程度含まれるように、Arボンベ６５に水を充填するのが好ましい。
【００４５】
次に、上記の方法を適用したFeRAMの製造方法について、図６〜図２０を参照しながら説明する。図６〜図２０は、本実施形態に係る半導体装置の製造方法について示す断面図である。
【００４６】
まず、図６に示す断面構造を形成するまでの工程を説明する。
【００４７】
図６に示すように、ｐ型シリコン（半導体）基板１表面の一部に、ＬＯＣＯＳ（Local Oxidation of Silicon）を素子分離絶縁膜２として形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他の素子分離構造、例えばＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００４８】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３及びｎウェル４を形成する。なお、図６には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェルも形成される。
【００４９】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
【００５０】
次に、シリコン基板１の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６ａ，６ｂ，６ｃ及び配線７を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００５１】
メモリセル領域Ａでは、１つのｐウェル３上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、それらのゲート電極６ａ、６ｂはワード線ＷＬの一部を構成する。
【００５２】
次に、メモリセル領域Ａのｐウェル３において、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域Ｂのｎウェル４において、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００５３】
その後に、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ，６ｂ，６ｃ及び配線７の両側部分にのみサイドウォール１０として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００５４】
次に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜の上に酸化シリコン（SiO2）を約１．０μｍの厚さに成長させる。これらSiON膜及びSiO2膜により第１の層間絶縁膜１１が構成される。
【００５５】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（Chemical Mechanical Polishing：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１１上面を平坦化する。
【００５６】
次に、フォトリソグラフィー法により、メモリセル領域Ａのゲート電極６ａ，６ｂ両側のｎ型不純物拡散領域８ａ，８ｂと周辺回路領域Ｂのｐ型不純物拡散層９にそれぞれ到達する深さのコンタクトホール１１ａ〜１１ｄと、周辺回路領域Ｂの配線７に到達する深さのビアホール１１ｅをそれぞれ第１の層間絶縁膜１１に形成する。その後、第１の層間絶縁膜１１上面とホール１１ａ〜１１ｆ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚５０ｎｍのTiN （窒化チタン）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をTiN 薄膜上に成長する。この結果、コンタクトホール１１ａ〜１１ｄ、ビアホール１１ｅ内にタングステン膜が埋め込まれる。
【００５７】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１１ａ〜１７ｅ内に残存するタングステン膜等は、後述の配線を不純物拡散領域８ａ，８ｂ，９と配線１４に電気的接続するための導電性プラグ１３ａ〜１３ｅとして使用される。
【００５８】
メモリセル領域Ａの１つのｐウェル３において、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の導電性プラグ１３ａは後述するビット線に接続され、さらに、第１の導電性プラグの両側の第２の導電性プラグ１３ｂは後述するキャパシタに接続される。
【００５９】
次に、導電性プラグ１３ａ〜１３ｅの酸化を防止するために、プラズマＣＶＤ法により、第１の層間絶縁膜１１上と導電性プラグ１３ａ〜１３ｅ上にSiON膜１４を１００ｎｍの厚さに形成し、さらに、成膜ガスにＴＥＯＳを用いてSiO2膜（下地膜）１５を１５０ｎｍの厚さに形成する。その後、SiON膜１４、SiO2膜１５は脱ガスのために６５０〜７００℃の温度で加熱される。
【００６０】
次に、図７に示す構造を形成するまでの工程を説明する。
【００６１】
まず、ｐ型シリコン基板１を図１の半導体製造装置のヒータステージ５１上に載置し、Ar流量を１００sccm、ＤＣ電源５５のパワーを２．０６kwとする。但し、ヒーターステージ５１は加熱せず、室温のままとする。また、これと共に、MASS 18信号を制御部６３にフィードバックしながらコールドトラップ５８の温度を逐次制御することにより、チャンバ５０内の水蒸気量を、Ti膜の配向強さの規格値を保障するような所定範囲内に抑える。この際、MASS 18信号の値は５×１０-9以上となるのが好ましく、また、コールドトラップ５８の温度は−１５０℃〜−１００℃の範囲内にあるのが好ましい。
【００６２】
上記のような条件を所定時間保持することにより、図７に示すように、配向の強いTi膜１６がSiO2膜１５上にスパッタ法により厚さ約２０nmに形成される。
【００６３】
次に、図８に示すように、成膜温度１００℃、パワー１．０４kW、スパッタ用Ar流量１００sccmの条件下でPt膜３５をTi膜１６上に約１７５nmの厚さにスパッタ法により形成し、それをTi膜１６と共に下部電極用導電膜３６として使用する。Ti膜１６の配向が強いので、このPt膜３５の配向もやはり強くなる。
【００６４】
続いて、図９に示す構造を形成するまでの工程について説明する。
【００６５】
まず、スパッタ用Ar流量を１５〜２５sccm、パワーを１．０kwとし、下部電極用導電膜３６の上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ;Pb(Zr1-xTix)O3）をＲＦスパッタ法により室温で約２００ｎｍの厚さに形成し、それをＰＺＴ膜１７とする。ＰＺＴ膜１７中のPb量を規格内に収めるには、そのpb量とチャンバ圧力との関係を予め調べておき、Ar流量を調節することでチャンバ圧力を調節することにより行えばよい。
【００６６】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition)法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ＰＺＴにLaをドープしたジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(TaxNb1-x)2O9（但し、０＜ｘ＜１）、Bi4Ti2O12などがある。また、これらの材料にCaやSrをドープしてもよい。
【００６７】
そして、ＰＺＴ膜１７の結晶化処理として、アルゴン（Ar）中に酸素が約２．５％含有された雰囲気中で温度６００℃、９０秒間の条件でＲＴＡ(Rapid Thermal Annealing)を行う。
【００６８】
更に、パワー１．０４kw、Ar/O2流量１００/１００sccm、成膜時間２９秒を第１ステップ、パワー２．０５kw、Ar/O2流量１００/１００sccm、成膜時間２２秒を第２ステップとするスパッタ法により、トータル膜厚が約２００nmのIrOx膜を室温でＰＺＴ膜１７の上に形成し、それを上部電極用導電膜１８とする。上部電極用導電膜１８をこのように２ステップで形成することにより、上部電極用導電膜１８が異常成長してヒロックが発生するのを防止することができる。
【００６９】
次に、図１０の構造を形成するまでの工程について説明する。
【００７０】
まず、上部電極用導電膜１８をパターニングして上部電極１８ａを形成した後に、強誘電体であるＰＺＴ膜１７のダメージ除去のために、例えば酸素雰囲気中で６５０℃、６０分の条件でＰＺＴ膜１７を回復アニールする。
【００７１】
さらに、ＰＺＴ膜１７をパターニングして少なくとも上部電極１８ａの下にキャパシタの誘電体膜１７ａとして残した後に、酸素雰囲気中で例えば３５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００７２】
続いて、図１１に示すように、上部電極１８ａ、誘電体膜１７ａ及び下部電極用導電膜３６の上にスパッタにより酸化アルミニウム（Al2O3）よりなる第１のキャパシタ保護絶縁膜１９を５０ｎｍの厚さに形成する。その後に、スパッタにより受けた誘電体膜１７ａのダメージを緩和するために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００７３】
その後に、図１２に示すように、下部電極用導電膜３６をパターニングして下部電極３６ａを形成する。第１のキャパシタ保護絶縁膜１９は下部電極用導電膜３６とともにパターニングされる。
【００７４】
これにより、上部電極１８ａ、誘電体膜１７ａ及び下部電極３６ａにより強誘電体キャパシタ２０が構成される。続いて、酸素雰囲気中で３５０℃、３０分の条件で強誘電体キャパシタ２０をアニールする。
【００７５】
次に、図１３に示す構造を形成するまでの工程を説明する。
【００７６】
まず、強誘電体キャパシタ２０及びSiO2膜１５の全面に第２の層間絶縁膜２１を形成する。第２の層間絶縁膜２１は、最初に、ＴＥＯＳを用いて形成された厚さ約４８０ｎｍの絶縁膜と、その上に形成された厚さ約９０ｎｍのＳＯＧ膜の二層構造に形成される。その後に、第２の層間絶縁膜２１を約３００ｎｍの厚さ分程度にエッチングバックして約２７０ｎｍの厚さにされる。
【００７７】
その後に、３５０℃の温度でN2Oガスを用いて第２の層間絶縁膜２１及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバ内にシリコン基板１を載置し、そのチャンバ内にN2Oガスを７００sccm、N2ガスを２００sccmの流量でそれぞれ導入し、４５０℃以下の基板温度で１分以上の時間で第２の層間絶縁膜２１及びその下の各種の膜をプラズマに曝す。これにより、第２の層間絶縁膜２１の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をN2Oプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば３５０℃、２分が選択される。
【００７８】
次に、図１４に示す構造を形成するまでの工程を説明する。
【００７９】
まず、フォトリソグラフィ法により第２の層間絶縁膜２１のうち強誘電体キャパシタ２０の上部電極１８ａの上に第１のコンタクトホール２１ａを形成する。同時に、図に対して垂直方向に配置される下部電極３６ａのコンタクト領域の上にもコンタクトホール（不図示）を形成する。その後、誘電体膜１７ａに対して回復アニールを実施する。具体的には、酸素雰囲気中で５５０℃の温度で６０分間加熱する。
【００８０】
次に、第２の層間絶縁膜２１、SiO2膜１５、SiON膜１４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３の両端寄りの第２の導電性プラグ１３ｂの上にそれぞれ第２のコンタクトホール２１ｂを形成して第２の導電性プラグ１３ｂを露出させる。そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ，２１ｂ内に、膜厚１２５ｎｍのTiN膜をスパッタ法により形成する。続いて、そのTiN膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Ａにおいてコンタクトホール２１ａ，２１ｂを通して第２の導電性プラグ１８ｂと強誘電体キャパシタ２０の上部電極１８ａとを電気的接続するための局所配線２２ａを形成する。その後に、第２の層間絶縁膜２１に対して窒素（N2）雰囲気中で３５０℃、３０分の条件で加熱する。
【００８１】
さらに、局所配線２２ａ及び第２の層間絶縁膜２１の上にスパッタ法により酸化アルミニウムよりなる第２のキャパシタ保護絶縁膜２３を２０ｎｍの厚さに形成する。
【００８２】
続いて、局所配線２２ａと第２の層間絶縁膜２１の上に、ＴＥＯＳガスを使用してプラズマＣＶＤ法により酸化シリコン膜を約３００ｎｍの厚さに形成し、この酸化シリコン膜を第３の層間絶縁膜２４とする。その後に、N2Oプラズマ処理によって第３の層間絶縁膜２４の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８３】
次に、図１５に示す構造を形成するまでの工程を説明する。
【００８４】
まず、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のSiON膜１４までをフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の中央位置の第１の導電性プラグ１３ａの上にコンタクトホール２４ａを形成する。それと同時に、周辺回路領域Ｂの各導電性プラグ１３ｃ〜１３ｅ上にもコンタクトホール２４ｃ〜２４ｅを形成する。
【００８５】
さらに、第３の層間絶縁膜２４の上とコンタクトホール２４ｃ〜２４ｅの中に厚さ２０ｎｍのTi膜、厚さ５０ｎｍのTiN膜、厚さ６００ｎｍのAl-Cu膜、厚さ５ｎｍのTi膜及び厚さ１５０ｎｍのTiN膜の５層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ，２５ｃ，２５ｄを形成する。なお、Al-Cu膜は、例えばCuを０．５％含有している。ビット線２５ａ、配線２５ｂ，２５ｃ，２５ｄは一層目のアルミニウム配線である。
【００８６】
次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、約２．３μｍの厚さのSiO2からなる第４の層間絶縁膜２６を第３の層間絶縁膜２４、ビット線２５ａ及び配線２５ｂ〜２５ｄ上に形成する。
【００８７】
その後、第４の層間絶縁膜２６を平坦化するために、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は約１．２μｍである。その後に、N2Oプラズマ処理によって第４の層間絶縁膜２６の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８８】
次に、図１６に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法により再堆積層間絶縁膜２７を層間絶縁膜２６の上に約３００ｎｍの厚さに形成する。続いて、N2Oプラズマ処理によって再堆積層間絶縁膜２７の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８９】
次に、図１７に示す構造を形成するまでの工程を説明する。
【００９０】
まず、再堆積層間絶縁膜２７及び第４の層間絶縁膜２６をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Ｂの配線２５ｃに到達するビアホール２６ａを形成する。
【００９１】
続いて、ビアホール２６ａの内面と再堆積層間絶縁膜２７の上面に、厚さ２０ｎｍのTi膜と厚さ５０ｎｍのTiN膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ２９ａとする。その後、WF6（六フッ化タングステン）ガスとSiH4（シラン）ガス及びH2（水素）を用いて３７０℃の成長温度でグルーレイヤー２９ａの上にタングステン膜２９ｂを形成する。
【００９２】
続いて、エッチバックによりタングステン膜２９ｂを除去して、ビアホール２６ａ内にのみ残存させる。このとき、グルーレイヤー２９ａは除去しない。ここで、ビアホール２６ａ内に残ったタングステン膜２９ｂを導電性プラグ２８ｃとして使用する。
【００９３】
その後に、厚さ６００ｎｍのAl-Cu膜２９ｃと厚さ１５０ｎｍのTiN 膜２９ｄをグルーレイヤー２９ａ及び導電性プラグ２８ｃ上に形成する。ここで、Al-Cu膜２９ｃは、Cuを３％含んでいる。
【００９４】
次に、グルーレイヤー２９ａ、Al-Cu膜２９ｃ及びTiN膜２９ｄからなる多層金属膜をパターニングすることにより、周辺回路領域Ｂに金属配線３０を形成する。
【００９５】
次に、図１８に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１００ｎｍの酸化シリコンよりなる第１のカバー膜３２を金属配線３０と再堆積層間絶縁膜２７の上に形成する。その後に、第１のカバー膜３２をN2Oプラズマ処理する。そのN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００９６】
次に、図１９に示すように、ＣＶＤ法により厚さ３５０ｎｍの窒化シリコンからなる第２のカバー膜３３を第１のカバー膜３２上に形成する。続いて、シリコン基板１のチップ領域（半導体装置チップ領域）の最外周に近い領域で、第１及び第２のカバー膜３２，３３をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール（不図示）を形成する。
【００９７】
この後に、図２０に示すように、パッケージ時のクラック対策のためにポリイミド樹脂３４を第２のカバー膜３３の上に塗り、さらにポリイミド樹脂３４にボンディング用の開口（不図示）を形成する、その後に、２５０℃の温度でポリイミド樹脂３４をキュアーする。これにより、FeRAMが完成する。
【００９８】
以上説明したFeRAMの製造方法によれば、下部電極３６ａ用のTi膜１６を形成する際、チャンバ内の水蒸気量をモニターし、その水蒸気量を、Ti膜の配向強さの規格値が保障されるような所定範囲に収まるようにコントロールするので、チャンバ内の水蒸気量が安定し、FeRAMを安定して量産することができる。
【００９９】
しかも、Ti膜１６の配向が強くなるので、その上のPt膜３５の配向も強くなり、ひいてはPt膜３５上の誘電体膜１７ａの結晶性が良好となって、強誘電体キャパシタ２０の特性を向上させることができる。
【０１００】
以下に、本発明の特徴を付記する。
【０１０１】
（付記１） チタンスパッタ用のチャンバと、
前記チャンバに連通して設けられ、該チャンバ内の水蒸気が吸着されるコールドトラップと、
前記チャンバ内の水蒸気量を監視して該水蒸気量のモニター信号を出力する水蒸気量監視部と、
前記コールドトラップの温度を制御する制御部と、
を備え、
前記制御部が、前記モニター信号に基づいて前記コールドトラップの設定温度を変え、前記モニター信号の値が所定範囲内に収まるようにすることを特徴とする半導体製造装置。
【０１０２】
（付記２） 前記モニター信号の値の前記所定範囲は、チタン膜の配向の強さの規格値を保障する範囲であることを特徴とする付記１に記載の半導体製造装置。
【０１０３】
（付記３） 前記水蒸気量監視部は、四重極質量分析器であることを特徴とする付記１又は付記２に記載の半導体製造装置。
【０１０４】
（付記４） 所定量の水蒸気が予め混入されたスパッタガス用のボンベと、
前記ボンベ内の前記スパッタガスを前記チャンバ内に導く配管とを更に備えたことを特徴とする付記１乃至付記３のいずれかに記載の半導体製造装置。
【０１０５】
（付記５） 半導体基板上に下地膜を形成する工程と、
水蒸気を吸着するコールドトラップが連通して設けられると共に、スパッタ雰囲気内の水蒸気量を監視する水蒸気量監視部が設けられたチタンスパッタ用のチャンバを使用することにより、前記下地膜上にチタン膜を形成するスパッタ工程と、
を有し、
前記スパッタ工程において、前記水蒸気量監視部の監視結果に基づいて前記コールドヘッドの温度を変え、前記チャンバ内の水蒸気量を所定範囲内に抑えることを特徴とする半導体装置の製造方法。
【０１０６】
（付記６） 前記水蒸気量の前記所定範囲として、前記チタン膜の配向の強さの規格値を保障する範囲を採用することを特徴とする付記５に記載の半導体装置の製造方法。
【０１０７】
（付記７） 前記チタン膜の上にプラチナ膜を形成する工程と、
前記プラチナ膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に導電膜を形成する工程と、
前記チタン膜、前記プラチナ膜、前記強誘電体膜、及び前記導電膜をパターニングすることにより、前記チタン膜及び前記プラチナ膜を有する下部電極と、前記強誘電体よりなるキャパシタ誘電体膜と、前記導電膜よりなる上部電極とを備えた強誘電体キャパシタを形成する工程を更に有することを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
【０１０８】
【発明の効果】
以上説明したように、本発明に係る半導体製造装置によれば、水蒸気量監視部から出力されるモニター信号に基づいて、制御部がコールドトラップの設定温度を変え、モニター信号の値が所定範囲内に収まるようにするので、チタン膜の配向の強さが変動するのを防止することができ、安定した品質のチタン膜を量産することができる。
【０１０９】
しかも、この装置では、コールドトラップの温度を変えることでチャンバ内の水蒸気量を微調整するので、水蒸気の供給バルブ等を機械的に調節して水蒸気量をコントロールする装置よりも、そのコントロールの精度を高めることができる。
【０１１０】
更に、モニター信号の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を使用することで、配向の強いチタン膜を安定して量産することができる。
【０１１１】
また、本発明に係る半導体装置の製造方法によれば、チタン膜をスパッタ法で成膜する際、コールドヘッドの温度を変えることにより、チャンバ内の水蒸気量を所定範囲内に抑えるようにしたので、チタン膜の配向の強さを安定させることができる。
【０１１２】
更に、上記水蒸気量の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を採用したので、配向の強いチタン膜を安定して量産することができる。
【０１１３】
よって、そのチタン膜の上にプラチナ膜を形成し、これらチタン膜とプラチナ膜とを下部電極とする強誘電体キャパシタを作製すると、その強誘電体キャパシタの特性が向上し、しかもそれを安定して量産することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の実施の形態に係る半導体製造装置の構成図である。
【図２】 図２は、本発明の実施の形態において、コールドトラップの温度と、MASS 18信号との関係を調査して得られたグラフである。
【図３】 図３は、本発明の実施の形態において、MASS 18信号の強さと、成膜されたTi膜の配向の強さとの関係を調査して得られたグラフである。
【図４】 図４（ａ）は、本発明の実施の形態において、ヒーターステージの温度を振った場合における、Ti膜の（００２）方向のX線回折光の積分強度の変化を示すグラフであり、図４（ｂ）は、ヒーターステージの温度を振った場合における、Ti膜上のPt膜の（２２２）方向のX線回折光の積分強度の変化を示すグラフである。
【図５】 図５は、本発明の実施の形態において、コールドトラップの設定温度を変えた場合における、各モニター信号の強度を示すグラフである。
【図６】 図６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図７】 図７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図８】 図８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図９】 図９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１０】 図１０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１１】 図１１は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１２】 図１２は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１３】 図１３は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１４】 図１４は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その９）である。
【図１５】 図１５は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１０）である。
【図１６】 図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１１）である。
【図１７】 図１７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１２）である。
【図１８】 図１８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１３）である。
【図１９】 図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１４）である。
【図２０】 図２０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１５）である。
【図２１】 図２１は、従来例に係るFeRAMのキャパシタの断面図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｗ…ウエハ、１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ｐウェル、４…ｎウェル、５…ゲート絶縁膜、６ａ〜６ｃ…ゲート電極、７…引出電極、８ａ，８ｂ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０…サイドウォール、１１…層間絶縁膜、１１ａ〜１１ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…SiON膜、１５…SiO2膜、１６…Ti膜、３６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…上部電極用導電膜、１８ａ…上部電極、１９…第１のキャパシタ保護絶縁膜、２０…キャパシタ、２１… 層間絶縁膜、２２ａ…局所配線、２３…第２のキャパシタ保護絶縁膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ…ホール、２７…再堆積層間絶縁膜、２８ｃ…導電性プラグ、３０…金属配線、３２，３３…カバー膜、３４…ポリイミド樹脂、５０…チャンバ、５１…ヒーターステージ、５２ａ〜５２ｅ…シールド、５３…バッキングプレート、５４…Tiターゲット、５５…ＤＣ電源、５６…配管、５７…ゲートバルブ、５８…コールドトラップ、５９…ターボ分子ポンプ、６０…ドライポンプ、６１、６６…開閉バルブ、６２…四重極質量分析器、６３…制御部、６４…排気口、６５…Arボンベ。
【発明の属する技術分野】
本発明は、半導体製造装置、及び、半導体装置の製造方法に関する。より詳細には、本発明は、キャパシタを有する半導体装置を製造する半導体製造装置、及び、その半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（FeRAM）が知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のフローティングゲートに電荷を蓄積することで情報を記憶するものであり、情報の書き込みの際には、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
一方、FeRAMは、図２１に示すように、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタ１０７を絶縁膜１０１上に有する。その強誘電体キャパシタ１０７は、下部電極１０４と上部電極１０６との間に強誘電体よりなる誘電体膜１０５を挟み込んでなり、電極間の電位差に応じて誘電体膜１０５に自発分極が生じる。この自発分極は、電源を切っても保持されたままであり、この自発分極の大きさと極性とを検出することで、情報が読み出される。
【０００５】
図示のように、下部電極１０４は、Pt（プラチナ）膜１０３とTi（チタン）膜１０２との二層構造を有するが、このうちPt膜１０３は、その上の誘電体膜１０５の結晶性を向上させ、キャパシタ１０７の特性を良好にする役割を担う。誘電体膜１０５の結晶性は、Pt膜１０３として配向が強いもの、すなわち配向が一方向に揃った高品位なものを使用することで更に向上する。そこで、Pt膜１０３の配向を強くするため、通常はその下にTi膜１０２を形成する。
【０００６】
Ti膜は、FeRAMのキャパシタの他に多層構造の金属配線にも使用されるが、この場合に、Ti膜の配向性が成膜雰囲気中の水蒸気量に依存し、更に、Ti膜上にAl膜を形成すると、Al膜の配向性がTi膜の配向性に依存することが知られている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開平１０−４１３８３号公報
【０００８】
【発明が解決しようとする課題】
ところで、チタン用のスパッタチャンバは、Tiのゲッタ作用により他のチャンバよりも真空度が高く、更に、処理ロット数が多くなるとチャンバ中の水蒸気量が枯れ易くなる。
【０００９】
しかしながら、このようにチャンバ中の雰囲気が不安定だと、Ti膜１０２の配向性が処理ロット毎に変動してしまい、FeRAMを安定して量産することが困難になるという問題がある。
【００１０】
また、特開平１０−４１３８３号公報の方法では、ボンベの中に溜められた水を成膜チャンバ内に供給する際、その供給量をバルブにより機械的に調整しているため、微量な水蒸気を精度良くコントロールするのが難しいという問題がある。
【００１１】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、膜の配向性が安定するようにTi膜を形成できる半導体製造装置、及び半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記した課題は、チタンスパッタ用のチャンバと、前記チャンバに連通して設けられ、該チャンバ内の水蒸気が吸着されるコールドトラップと、前記チャンバ内の水蒸気量を監視して該水蒸気量のモニター信号を出力する水蒸気量監視部と、
前記コールドトラップの温度を制御する制御部と、備え、前記制御部が、前記モニター信号に基づいて前記コールドトラップの設定温度を変え、前記モニター信号の値がチタン膜の（００２）方向の配向の強さの規格値を保証する範囲内に収まるようにすることを特徴とする半導体製造装置によって解決する。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明に係る半導体製造装置によれば、水蒸気量監視部から出力されるモニター信号に基づいて、制御部がコールドトラップの設定温度を変え、モニター信号の値が所定範囲内に収まるようにするので、チャンバ内の水蒸気量が常に一定の範囲に保たれ、チャンバの到達真空圧力や処理ロット数によりチタン膜の配向の強さが変動するのが防止される。
【００１５】
しかも、この装置では、チャンバ内にもともと存在する水蒸気をコールドトラップに吸着させ、該コールドトラップの温度を変えることによりそこに吸着される水蒸気量を調節するので、バルブ等の機械的手段を使用して水蒸気をチャンバ内に供給する装置と比較して、チャンバ内の水蒸気量を微調整するのが容易となる。
【００１６】
特に、モニター信号の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を使用することで、配向の強いチタン膜が安定して量産される。
【００１７】
また、チャンバのデガス中の水蒸気量が少なすぎる場合は、スパッタガス用のボンベに所定量の水蒸気を予め混入しておき、そのスパッタガスと共に水蒸気をチャンバに導入すればよい。
【００１８】
又は、上記した課題は、半導体基板上に下地膜を形成する工程と、水蒸気を吸着するコールドトラップが連通して設けられると共に、スパッタ雰囲気内の水蒸気量を監視する水蒸気量監視部が設けられたチタンスパッタ用のチャンバを使用することにより、前記下地膜上にチタン膜を形成するスパッタ工程と、を有し、前記スパッタ工程において、前記水蒸気量監視部の監視結果に基づいて前記コールドトラップの温度を変え、前記チタン膜の（００２）方向の配向の強さの規格値を保証する範囲となるように前記チャンバ内の水蒸気量を所定範囲内に抑えることを特徴とする半導体装置の製造方法によって解決する。
【００１９】
次に、本発明の作用について説明する。
【００２０】
本発明に係る半導体装置の製造方法によれば、スパッタ工程において、水蒸気量監視部の監視結果に基づいてコールドヘッドの温度を変え、チャンバ内の水蒸気量を所定範囲内に抑えるので、チタン膜の配向の強さが安定する。
【００２１】
また、上記水蒸気量の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を採用することにより、配向の強いチタン膜が安定して量産される。
【００２２】
更に、そのようなチタン膜上にプラチナ膜を形成することで、配向の強いプラチナ膜が安定して量産される。よって、これらチタン膜とプラチナ膜とを下部電極とし、その上にキャパシタ誘電体膜と上部電極とを積層して強誘電体キャパシタを形成すると、キャパシタ誘電体膜の結晶性が良好となり、高品位な強誘電体キャパシタが安定して量産される。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。図１は、本実施形態で使用される半導体製造装置の構成図である。
【００２４】
図１に示すように、この装置はチタンスパッタ用のチャンバ５０を有し、そのチャンバ５０の中には半導体ウエハWを載置するためのヒーターステージ５１が設けられる。ヒーターステージ５１は、静電チャックにより半導体ウエハWを吸着し、熱伝導により半導体ウエハWを所望の温度に加熱する役割を果たす。スパッタの際、スパッタ原子がチャンバの５０の内壁に堆積してしまうのを防ぐため、チャンバ５０の内壁はシールド５２ａ〜５２ｅにより図示の如く覆われる。
【００２５】
Tiターゲット５４は、ヒーターステージ５１に対向してチャンバ５０の上方に設けられ、例えば銅よりなるバッキングプレート５３を介してDC電源５５に電気的に接続される。
【００２６】
本装置では、スパッタガスとしてArが使用されるが、そのArは、Arボンベ６５内に蓄えられており、開閉バルブ６６と配管５６とを介してチャンバ５０内に導入される。特に明示はしないが、Arガスの流量を調節するためのMFC(Mass Flow Controller)が配管５６の途中に設けられる。
【００２７】
スパッタの際には、Arガスを上記の如くチャンバ５０内に供給すると共に、ゲートバルブ５７を開き、ターボ分子ポンプ５９を動作させて、チャンバ５０内を所定の圧力に保持する。ターボ分子ポンプ５９は、排気側の圧力が所定圧力以下でないとポンプ内のタービン等が破損する恐れがあるので、ターボ分子ポンプ５９を動作させる場合には常にドライポンプ６０も動作させるようにする。チャンバ５０内のガスは、このドライポンプ６０の排気口６４から排気されることになる。
【００２８】
上記のポンプ５９、６０だけでは十分な排気速度を得られないので、排気速度を効果的に向上させるべく、ターボ分子ポンプ５９の前段にはコールドトラップ５８がチャンバ５０に連通して設けられる。コールドトラップ５８は、例えば、十分低温に冷却された吸着体を有しており、その吸着体にチャンバ５０からのデガスを吸着させることで、排気速度を高めるように機能する。デガスの中でも水蒸気はコールドトラップ５８により効果的に吸着され、チャンバ内の水分圧は短時間で激減する。そのようなコールドトラップとしては、例えば、株式会社荏原製作所製のCRYO TRAPを使用し得る。
【００２９】
チャンバ５０の底部には、開閉バルブ６１を介して四重極質量分析器（水蒸気量監視部）６２が設けられる。四重極質量分析器６２は、スパッタ雰囲気中に含まれる種々の元素の量を監視しており、各元素に対応するモニター信号を出力する。本実施形態では、四重極質量分析器６２として、インフィコン株式会社製のトランスペクターIIを使用する。
【００３０】
図５は、コールドトラップ５８の設定温度を変えた場合における、各モニター信号の強度を示すグラフである。グラフにおいて、「MASS X」とは、質量数Xの元素の量を示すものであり、特に「MASS 18」は、水蒸気に対応するモニター信号を示す。スパッタにより成膜されるTi膜の配向性は、スパッタ雰囲気中に含有される水蒸気量に依存すると考えられるので、以下では、種々の信号の中でもこのMASS 18信号のみに着目する。
【００３１】
図２は、コールドトラップ５８の温度と、MASS 18信号との関係を調査して得られたグラフである。同図より理解されるように、コールドトラップ５８の温度が高くなると、コールドトラップに水蒸気が吸着し難くなるため、チャンバ内の水蒸気量が多くなり、MASS 18信号が強くなる。このことから、チャンバ内の水蒸気量は、コールドトラップ５８の温度を変えることにより制御できることが分かる。
【００３２】
図３は、MASS 18信号の強さと、成膜されたTi膜の配向の強さとの関係を調査して得られたグラフである。この調査では、シリコンウエハを熱酸化してSiO2膜を厚さ１００nmに形成し、その上に図１の装置を用いて厚さ２０nmのTi膜をスパッタで形成した。なお、Ti膜の配向の強さを測定するには、X線回折が使用された。
【００３３】
図３に示されるように、MASS 18信号が強くなるほど、即ち水蒸気量が多くなるほど、Ti膜の（００２）方向のX線回折強度が強くなり、（１０１）方向のX線回折強度が弱くなる。このことは、図３の測定範囲内でにおいては、水蒸気量が多くなるほどTi膜が全体として（００２）方向に配向し、Ti膜の配向が強くなることを意味する。
【００３４】
このようにTi膜の配向が強くなれば、その上にPt膜を形成した際、このPt膜の配向も強くなると考えられる。この点を確かめるため、本発明者は、図４（ａ）、（ｂ）に示される調査を行った。
【００３５】
図４（ａ）は、ヒーターステージ５１の温度を振った場合における、Ti膜の（００２）方向のX線回折光の積分強度の変化を示すグラフである。この調査では、シリコンウエハ上にSiO2膜を厚さ１００nmに形成し、その上に図１の装置を用いて厚さ８０nmのTi膜をスパッタ法で形成した。なお、この調査は、スパッタ用のArガスの流量が３０sccm、５０sccm、７０sccmの各場合について行われた。
【００３６】
図４（ｂ）は、ヒーターステージ５１の温度を振ってTi膜を形成し、そのTi膜上にPt膜を形成した場合における、Pt膜の（２２２）方向の積分強度について上記と同様に調査したした場合のグラフを示す。但し、この調査においては、Ti膜の厚さを２０nmとし、Ptの厚さを１７５nmとしている。更に、この調査は、Ti膜用のスパッタガスであるArの流量が３０sccm、５０sccmの各場合について行われた。
【００３７】
図４（ａ）と図４（ｂ）とを比較すると、Ti膜の（００２）方向の積分強度が強くなると、それに伴いPt膜の（２２２）方向の積分強度も強くなることがわかる。このことは、換言するなら、Ti膜の配向が強くなればなるほど、その上のPt膜の配向も強くなることを意味する。
【００３８】
これらの結果より、Pt膜の配向を強くするには、チタンチャンバ内の水蒸気量を、Ti膜の配向ができるだけ強くなるような量に設定し、Ti膜の配向を強くすればよいことが理解される。但し、実際の量産工程においては、Ti膜の配向を最強にする必要な無く、Ti膜の配向の強さの規格値を予め定めておき、上記の水蒸気量やMASS 18信号を、この規格値を保障するような所定範囲内に抑えればよい。
【００３９】
更に、その水蒸気量がスパッタ中に変動したり、或いはチャンバの到達真空圧力や処理ロット数に依存して変動してしまうと、安定した品質のTi膜を量産することができないので、水蒸気量を常に安定させることも必要となる。
【００４０】
そこで、本実施形態では、図１に示すように、MASS 18信号を制御部６３にフィードバックし、そのMASS 18信号が上記の所定範囲内にあるか否かを制御部６３に判断させ、その結果に基づいて制御部６３がコールドヘッド５８の温度を逐次変えることにより、チャンバ５０内の水蒸気量が常に所定範囲に収まるようにする。MASS 18信号の上記所定範囲としては、例えば、５×１０-9以上の範囲を採用するのが好ましく、この場合、コールドトラップ５８の温度は−１５０℃〜−１００℃の範囲内にあるのが好ましい。また、そのような制御部６３としては、例えば市販のPC(Personal Computer)を使用し得る。
【００４１】
これにより、配向の強いTi膜を形成することができるとともに、チャンバの到達真空圧力や処理ロット数に依存してTi膜の膜質が変動するのを防止でき、半導体装置を安定して量産することが可能となる。
【００４２】
しかも、この方法では、チャンバ５０のデガス中に微量に含まれる水蒸気をコールドトラップ５８に吸着させ、更にその吸着量をコールドトラップ５８の温度により微調整するので、特開平１０−４１３８３号公報のように水蒸気量をバルブで機械的にコントロールする方法と比較して、チャンバ５０内の水蒸気量を精度良くコントロールすることができる。
【００４３】
ところで、コールドトラップ５８は、チャンバ５０内の水蒸気を吸着するだけであり、水蒸気を増加させることはしないので、チャンバ５０のデガス中にもともと含まれる水蒸気量が上記した所定範囲に足りないと、コールドトラップ５８の温度をどのように制御してもチャンバ５０内は最適な水蒸気量とはならない。
【００４４】
この場合は、例えば、Arボンベ６５の充填時に微量の水をArと一緒に予め充填しておくことで、Arボンベ６５から或る程度の水蒸気がチャンバ５０内に供給されるようにするとよい。この場合、チャンバ５０に導入される直前のAr中に水蒸気が相対湿度で約５０％程度含まれるように、Arボンベ６５に水を充填するのが好ましい。
【００４５】
次に、上記の方法を適用したFeRAMの製造方法について、図６〜図２０を参照しながら説明する。図６〜図２０は、本実施形態に係る半導体装置の製造方法について示す断面図である。
【００４６】
まず、図６に示す断面構造を形成するまでの工程を説明する。
【００４７】
図６に示すように、ｐ型シリコン（半導体）基板１表面の一部に、ＬＯＣＯＳ（Local Oxidation of Silicon）を素子分離絶縁膜２として形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他の素子分離構造、例えばＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００４８】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３及びｎウェル４を形成する。なお、図６には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェルも形成される。
【００４９】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
【００５０】
次に、シリコン基板１の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６ａ，６ｂ，６ｃ及び配線７を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００５１】
メモリセル領域Ａでは、１つのｐウェル３上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、それらのゲート電極６ａ、６ｂはワード線ＷＬの一部を構成する。
【００５２】
次に、メモリセル領域Ａのｐウェル３において、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域Ｂのｎウェル４において、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００５３】
その後に、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ，６ｂ，６ｃ及び配線７の両側部分にのみサイドウォール１０として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００５４】
次に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜の上に酸化シリコン（SiO2）を約１．０μｍの厚さに成長させる。これらSiON膜及びSiO2膜により第１の層間絶縁膜１１が構成される。
【００５５】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（Chemical Mechanical Polishing：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１１上面を平坦化する。
【００５６】
次に、フォトリソグラフィー法により、メモリセル領域Ａのゲート電極６ａ，６ｂ両側のｎ型不純物拡散領域８ａ，８ｂと周辺回路領域Ｂのｐ型不純物拡散層９にそれぞれ到達する深さのコンタクトホール１１ａ〜１１ｄと、周辺回路領域Ｂの配線７に到達する深さのビアホール１１ｅをそれぞれ第１の層間絶縁膜１１に形成する。その後、第１の層間絶縁膜１１上面とホール１１ａ〜１１ｆ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚５０ｎｍのTiN （窒化チタン）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をTiN 薄膜上に成長する。この結果、コンタクトホール１１ａ〜１１ｄ、ビアホール１１ｅ内にタングステン膜が埋め込まれる。
【００５７】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１１ａ〜１７ｅ内に残存するタングステン膜等は、後述の配線を不純物拡散領域８ａ，８ｂ，９と配線１４に電気的接続するための導電性プラグ１３ａ〜１３ｅとして使用される。
【００５８】
メモリセル領域Ａの１つのｐウェル３において、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の導電性プラグ１３ａは後述するビット線に接続され、さらに、第１の導電性プラグの両側の第２の導電性プラグ１３ｂは後述するキャパシタに接続される。
【００５９】
次に、導電性プラグ１３ａ〜１３ｅの酸化を防止するために、プラズマＣＶＤ法により、第１の層間絶縁膜１１上と導電性プラグ１３ａ〜１３ｅ上にSiON膜１４を１００ｎｍの厚さに形成し、さらに、成膜ガスにＴＥＯＳを用いてSiO2膜（下地膜）１５を１５０ｎｍの厚さに形成する。その後、SiON膜１４、SiO2膜１５は脱ガスのために６５０〜７００℃の温度で加熱される。
【００６０】
次に、図７に示す構造を形成するまでの工程を説明する。
【００６１】
まず、ｐ型シリコン基板１を図１の半導体製造装置のヒータステージ５１上に載置し、Ar流量を１００sccm、ＤＣ電源５５のパワーを２．０６kwとする。但し、ヒーターステージ５１は加熱せず、室温のままとする。また、これと共に、MASS 18信号を制御部６３にフィードバックしながらコールドトラップ５８の温度を逐次制御することにより、チャンバ５０内の水蒸気量を、Ti膜の配向強さの規格値を保障するような所定範囲内に抑える。この際、MASS 18信号の値は５×１０-9以上となるのが好ましく、また、コールドトラップ５８の温度は−１５０℃〜−１００℃の範囲内にあるのが好ましい。
【００６２】
上記のような条件を所定時間保持することにより、図７に示すように、配向の強いTi膜１６がSiO2膜１５上にスパッタ法により厚さ約２０nmに形成される。
【００６３】
次に、図８に示すように、成膜温度１００℃、パワー１．０４kW、スパッタ用Ar流量１００sccmの条件下でPt膜３５をTi膜１６上に約１７５nmの厚さにスパッタ法により形成し、それをTi膜１６と共に下部電極用導電膜３６として使用する。Ti膜１６の配向が強いので、このPt膜３５の配向もやはり強くなる。
【００６４】
続いて、図９に示す構造を形成するまでの工程について説明する。
【００６５】
まず、スパッタ用Ar流量を１５〜２５sccm、パワーを１．０kwとし、下部電極用導電膜３６の上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ;Pb(Zr1-xTix)O3）をＲＦスパッタ法により室温で約２００ｎｍの厚さに形成し、それをＰＺＴ膜１７とする。ＰＺＴ膜１７中のPb量を規格内に収めるには、そのpb量とチャンバ圧力との関係を予め調べておき、Ar流量を調節することでチャンバ圧力を調節することにより行えばよい。
【００６６】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition)法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ＰＺＴにLaをドープしたジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(TaxNb1-x)2O9（但し、０＜ｘ＜１）、Bi4Ti2O12などがある。また、これらの材料にCaやSrをドープしてもよい。
【００６７】
そして、ＰＺＴ膜１７の結晶化処理として、アルゴン（Ar）中に酸素が約２．５％含有された雰囲気中で温度６００℃、９０秒間の条件でＲＴＡ(Rapid Thermal Annealing)を行う。
【００６８】
更に、パワー１．０４kw、Ar/O2流量１００/１００sccm、成膜時間２９秒を第１ステップ、パワー２．０５kw、Ar/O2流量１００/１００sccm、成膜時間２２秒を第２ステップとするスパッタ法により、トータル膜厚が約２００nmのIrOx膜を室温でＰＺＴ膜１７の上に形成し、それを上部電極用導電膜１８とする。上部電極用導電膜１８をこのように２ステップで形成することにより、上部電極用導電膜１８が異常成長してヒロックが発生するのを防止することができる。
【００６９】
次に、図１０の構造を形成するまでの工程について説明する。
【００７０】
まず、上部電極用導電膜１８をパターニングして上部電極１８ａを形成した後に、強誘電体であるＰＺＴ膜１７のダメージ除去のために、例えば酸素雰囲気中で６５０℃、６０分の条件でＰＺＴ膜１７を回復アニールする。
【００７１】
さらに、ＰＺＴ膜１７をパターニングして少なくとも上部電極１８ａの下にキャパシタの誘電体膜１７ａとして残した後に、酸素雰囲気中で例えば３５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００７２】
続いて、図１１に示すように、上部電極１８ａ、誘電体膜１７ａ及び下部電極用導電膜３６の上にスパッタにより酸化アルミニウム（Al2O3）よりなる第１のキャパシタ保護絶縁膜１９を５０ｎｍの厚さに形成する。その後に、スパッタにより受けた誘電体膜１７ａのダメージを緩和するために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００７３】
その後に、図１２に示すように、下部電極用導電膜３６をパターニングして下部電極３６ａを形成する。第１のキャパシタ保護絶縁膜１９は下部電極用導電膜３６とともにパターニングされる。
【００７４】
これにより、上部電極１８ａ、誘電体膜１７ａ及び下部電極３６ａにより強誘電体キャパシタ２０が構成される。続いて、酸素雰囲気中で３５０℃、３０分の条件で強誘電体キャパシタ２０をアニールする。
【００７５】
次に、図１３に示す構造を形成するまでの工程を説明する。
【００７６】
まず、強誘電体キャパシタ２０及びSiO2膜１５の全面に第２の層間絶縁膜２１を形成する。第２の層間絶縁膜２１は、最初に、ＴＥＯＳを用いて形成された厚さ約４８０ｎｍの絶縁膜と、その上に形成された厚さ約９０ｎｍのＳＯＧ膜の二層構造に形成される。その後に、第２の層間絶縁膜２１を約３００ｎｍの厚さ分程度にエッチングバックして約２７０ｎｍの厚さにされる。
【００７７】
その後に、３５０℃の温度でN2Oガスを用いて第２の層間絶縁膜２１及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバ内にシリコン基板１を載置し、そのチャンバ内にN2Oガスを７００sccm、N2ガスを２００sccmの流量でそれぞれ導入し、４５０℃以下の基板温度で１分以上の時間で第２の層間絶縁膜２１及びその下の各種の膜をプラズマに曝す。これにより、第２の層間絶縁膜２１の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をN2Oプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば３５０℃、２分が選択される。
【００７８】
次に、図１４に示す構造を形成するまでの工程を説明する。
【００７９】
まず、フォトリソグラフィ法により第２の層間絶縁膜２１のうち強誘電体キャパシタ２０の上部電極１８ａの上に第１のコンタクトホール２１ａを形成する。同時に、図に対して垂直方向に配置される下部電極３６ａのコンタクト領域の上にもコンタクトホール（不図示）を形成する。その後、誘電体膜１７ａに対して回復アニールを実施する。具体的には、酸素雰囲気中で５５０℃の温度で６０分間加熱する。
【００８０】
次に、第２の層間絶縁膜２１、SiO2膜１５、SiON膜１４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３の両端寄りの第２の導電性プラグ１３ｂの上にそれぞれ第２のコンタクトホール２１ｂを形成して第２の導電性プラグ１３ｂを露出させる。そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ，２１ｂ内に、膜厚１２５ｎｍのTiN膜をスパッタ法により形成する。続いて、そのTiN膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Ａにおいてコンタクトホール２１ａ，２１ｂを通して第２の導電性プラグ１８ｂと強誘電体キャパシタ２０の上部電極１８ａとを電気的接続するための局所配線２２ａを形成する。その後に、第２の層間絶縁膜２１に対して窒素（N2）雰囲気中で３５０℃、３０分の条件で加熱する。
【００８１】
さらに、局所配線２２ａ及び第２の層間絶縁膜２１の上にスパッタ法により酸化アルミニウムよりなる第２のキャパシタ保護絶縁膜２３を２０ｎｍの厚さに形成する。
【００８２】
続いて、局所配線２２ａと第２の層間絶縁膜２１の上に、ＴＥＯＳガスを使用してプラズマＣＶＤ法により酸化シリコン膜を約３００ｎｍの厚さに形成し、この酸化シリコン膜を第３の層間絶縁膜２４とする。その後に、N2Oプラズマ処理によって第３の層間絶縁膜２４の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８３】
次に、図１５に示す構造を形成するまでの工程を説明する。
【００８４】
まず、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のSiON膜１４までをフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の中央位置の第１の導電性プラグ１３ａの上にコンタクトホール２４ａを形成する。それと同時に、周辺回路領域Ｂの各導電性プラグ１３ｃ〜１３ｅ上にもコンタクトホール２４ｃ〜２４ｅを形成する。
【００８５】
さらに、第３の層間絶縁膜２４の上とコンタクトホール２４ｃ〜２４ｅの中に厚さ２０ｎｍのTi膜、厚さ５０ｎｍのTiN膜、厚さ６００ｎｍのAl-Cu膜、厚さ５ｎｍのTi膜及び厚さ１５０ｎｍのTiN膜の５層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ，２５ｃ，２５ｄを形成する。なお、Al-Cu膜は、例えばCuを０．５％含有している。ビット線２５ａ、配線２５ｂ，２５ｃ，２５ｄは一層目のアルミニウム配線である。
【００８６】
次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、約２．３μｍの厚さのSiO2からなる第４の層間絶縁膜２６を第３の層間絶縁膜２４、ビット線２５ａ及び配線２５ｂ〜２５ｄ上に形成する。
【００８７】
その後、第４の層間絶縁膜２６を平坦化するために、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は約１．２μｍである。その後に、N2Oプラズマ処理によって第４の層間絶縁膜２６の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８８】
次に、図１６に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法により再堆積層間絶縁膜２７を層間絶縁膜２６の上に約３００ｎｍの厚さに形成する。続いて、N2Oプラズマ処理によって再堆積層間絶縁膜２７の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００８９】
次に、図１７に示す構造を形成するまでの工程を説明する。
【００９０】
まず、再堆積層間絶縁膜２７及び第４の層間絶縁膜２６をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Ｂの配線２５ｃに到達するビアホール２６ａを形成する。
【００９１】
続いて、ビアホール２６ａの内面と再堆積層間絶縁膜２７の上面に、厚さ２０ｎｍのTi膜と厚さ５０ｎｍのTiN膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ２９ａとする。その後、WF6（六フッ化タングステン）ガスとSiH4（シラン）ガス及びH2（水素）を用いて３７０℃の成長温度でグルーレイヤー２９ａの上にタングステン膜２９ｂを形成する。
【００９２】
続いて、エッチバックによりタングステン膜２９ｂを除去して、ビアホール２６ａ内にのみ残存させる。このとき、グルーレイヤー２９ａは除去しない。ここで、ビアホール２６ａ内に残ったタングステン膜２９ｂを導電性プラグ２８ｃとして使用する。
【００９３】
その後に、厚さ６００ｎｍのAl-Cu膜２９ｃと厚さ１５０ｎｍのTiN 膜２９ｄをグルーレイヤー２９ａ及び導電性プラグ２８ｃ上に形成する。ここで、Al-Cu膜２９ｃは、Cuを３％含んでいる。
【００９４】
次に、グルーレイヤー２９ａ、Al-Cu膜２９ｃ及びTiN膜２９ｄからなる多層金属膜をパターニングすることにより、周辺回路領域Ｂに金属配線３０を形成する。
【００９５】
次に、図１８に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１００ｎｍの酸化シリコンよりなる第１のカバー膜３２を金属配線３０と再堆積層間絶縁膜２７の上に形成する。その後に、第１のカバー膜３２をN2Oプラズマ処理する。そのN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
【００９６】
次に、図１９に示すように、ＣＶＤ法により厚さ３５０ｎｍの窒化シリコンからなる第２のカバー膜３３を第１のカバー膜３２上に形成する。続いて、シリコン基板１のチップ領域（半導体装置チップ領域）の最外周に近い領域で、第１及び第２のカバー膜３２，３３をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール（不図示）を形成する。
【００９７】
この後に、図２０に示すように、パッケージ時のクラック対策のためにポリイミド樹脂３４を第２のカバー膜３３の上に塗り、さらにポリイミド樹脂３４にボンディング用の開口（不図示）を形成する、その後に、２５０℃の温度でポリイミド樹脂３４をキュアーする。これにより、FeRAMが完成する。
【００９８】
以上説明したFeRAMの製造方法によれば、下部電極３６ａ用のTi膜１６を形成する際、チャンバ内の水蒸気量をモニターし、その水蒸気量を、Ti膜の配向強さの規格値が保障されるような所定範囲に収まるようにコントロールするので、チャンバ内の水蒸気量が安定し、FeRAMを安定して量産することができる。
【００９９】
しかも、Ti膜１６の配向が強くなるので、その上のPt膜３５の配向も強くなり、ひいてはPt膜３５上の誘電体膜１７ａの結晶性が良好となって、強誘電体キャパシタ２０の特性を向上させることができる。
【０１００】
以下に、本発明の特徴を付記する。
【０１０１】
（付記１） チタンスパッタ用のチャンバと、
前記チャンバに連通して設けられ、該チャンバ内の水蒸気が吸着されるコールドトラップと、
前記チャンバ内の水蒸気量を監視して該水蒸気量のモニター信号を出力する水蒸気量監視部と、
前記コールドトラップの温度を制御する制御部と、
を備え、
前記制御部が、前記モニター信号に基づいて前記コールドトラップの設定温度を変え、前記モニター信号の値が所定範囲内に収まるようにすることを特徴とする半導体製造装置。
【０１０２】
（付記２） 前記モニター信号の値の前記所定範囲は、チタン膜の配向の強さの規格値を保障する範囲であることを特徴とする付記１に記載の半導体製造装置。
【０１０３】
（付記３） 前記水蒸気量監視部は、四重極質量分析器であることを特徴とする付記１又は付記２に記載の半導体製造装置。
【０１０４】
（付記４） 所定量の水蒸気が予め混入されたスパッタガス用のボンベと、
前記ボンベ内の前記スパッタガスを前記チャンバ内に導く配管とを更に備えたことを特徴とする付記１乃至付記３のいずれかに記載の半導体製造装置。
【０１０５】
（付記５） 半導体基板上に下地膜を形成する工程と、
水蒸気を吸着するコールドトラップが連通して設けられると共に、スパッタ雰囲気内の水蒸気量を監視する水蒸気量監視部が設けられたチタンスパッタ用のチャンバを使用することにより、前記下地膜上にチタン膜を形成するスパッタ工程と、
を有し、
前記スパッタ工程において、前記水蒸気量監視部の監視結果に基づいて前記コールドヘッドの温度を変え、前記チャンバ内の水蒸気量を所定範囲内に抑えることを特徴とする半導体装置の製造方法。
【０１０６】
（付記６） 前記水蒸気量の前記所定範囲として、前記チタン膜の配向の強さの規格値を保障する範囲を採用することを特徴とする付記５に記載の半導体装置の製造方法。
【０１０７】
（付記７） 前記チタン膜の上にプラチナ膜を形成する工程と、
前記プラチナ膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に導電膜を形成する工程と、
前記チタン膜、前記プラチナ膜、前記強誘電体膜、及び前記導電膜をパターニングすることにより、前記チタン膜及び前記プラチナ膜を有する下部電極と、前記強誘電体よりなるキャパシタ誘電体膜と、前記導電膜よりなる上部電極とを備えた強誘電体キャパシタを形成する工程を更に有することを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
【０１０８】
【発明の効果】
以上説明したように、本発明に係る半導体製造装置によれば、水蒸気量監視部から出力されるモニター信号に基づいて、制御部がコールドトラップの設定温度を変え、モニター信号の値が所定範囲内に収まるようにするので、チタン膜の配向の強さが変動するのを防止することができ、安定した品質のチタン膜を量産することができる。
【０１０９】
しかも、この装置では、コールドトラップの温度を変えることでチャンバ内の水蒸気量を微調整するので、水蒸気の供給バルブ等を機械的に調節して水蒸気量をコントロールする装置よりも、そのコントロールの精度を高めることができる。
【０１１０】
更に、モニター信号の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を使用することで、配向の強いチタン膜を安定して量産することができる。
【０１１１】
また、本発明に係る半導体装置の製造方法によれば、チタン膜をスパッタ法で成膜する際、コールドヘッドの温度を変えることにより、チャンバ内の水蒸気量を所定範囲内に抑えるようにしたので、チタン膜の配向の強さを安定させることができる。
【０１１２】
更に、上記水蒸気量の所定範囲として、チタン膜の配向の強さの規格値を保障する範囲を採用したので、配向の強いチタン膜を安定して量産することができる。
【０１１３】
よって、そのチタン膜の上にプラチナ膜を形成し、これらチタン膜とプラチナ膜とを下部電極とする強誘電体キャパシタを作製すると、その強誘電体キャパシタの特性が向上し、しかもそれを安定して量産することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の実施の形態に係る半導体製造装置の構成図である。
【図２】 図２は、本発明の実施の形態において、コールドトラップの温度と、MASS 18信号との関係を調査して得られたグラフである。
【図３】 図３は、本発明の実施の形態において、MASS 18信号の強さと、成膜されたTi膜の配向の強さとの関係を調査して得られたグラフである。
【図４】 図４（ａ）は、本発明の実施の形態において、ヒーターステージの温度を振った場合における、Ti膜の（００２）方向のX線回折光の積分強度の変化を示すグラフであり、図４（ｂ）は、ヒーターステージの温度を振った場合における、Ti膜上のPt膜の（２２２）方向のX線回折光の積分強度の変化を示すグラフである。
【図５】 図５は、本発明の実施の形態において、コールドトラップの設定温度を変えた場合における、各モニター信号の強度を示すグラフである。
【図６】 図６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図７】 図７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図８】 図８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図９】 図９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１０】 図１０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１１】 図１１は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１２】 図１２は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１３】 図１３は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１４】 図１４は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その９）である。
【図１５】 図１５は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１０）である。
【図１６】 図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１１）である。
【図１７】 図１７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１２）である。
【図１８】 図１８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１３）である。
【図１９】 図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１４）である。
【図２０】 図２０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１５）である。
【図２１】 図２１は、従来例に係るFeRAMのキャパシタの断面図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｗ…ウエハ、１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ｐウェル、４…ｎウェル、５…ゲート絶縁膜、６ａ〜６ｃ…ゲート電極、７…引出電極、８ａ，８ｂ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０…サイドウォール、１１…層間絶縁膜、１１ａ〜１１ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…SiON膜、１５…SiO2膜、１６…Ti膜、３６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…上部電極用導電膜、１８ａ…上部電極、１９…第１のキャパシタ保護絶縁膜、２０…キャパシタ、２１… 層間絶縁膜、２２ａ…局所配線、２３…第２のキャパシタ保護絶縁膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ…ホール、２７…再堆積層間絶縁膜、２８ｃ…導電性プラグ、３０…金属配線、３２，３３…カバー膜、３４…ポリイミド樹脂、５０…チャンバ、５１…ヒーターステージ、５２ａ〜５２ｅ…シールド、５３…バッキングプレート、５４…Tiターゲット、５５…ＤＣ電源、５６…配管、５７…ゲートバルブ、５８…コールドトラップ、５９…ターボ分子ポンプ、６０…ドライポンプ、６１、６６…開閉バルブ、６２…四重極質量分析器、６３…制御部、６４…排気口、６５…Arボンベ。
Claims (4)
- チタンスパッタ用のチャンバと、
前記チャンバに連通して設けられ、該チャンバ内の水蒸気が吸着されるコールドトラップと、
前記チャンバ内の水蒸気量を監視して該水蒸気量のモニター信号を出力する水蒸気量監視部と、
前記コールドトラップの温度を制御する制御部と、
を備え、
前記制御部が、前記モニター信号に基づいて前記コールドトラップの設定温度を変え、前記モニター信号の値がチタン膜の（００２）方向の配向の強さの規格値を保証する範囲内に収まるようにすることを特徴とする半導体製造装置。 - 前記水蒸気量監視部は、四重極質量分析器であることを特徴とする請求項１に記載の半導体製造装置。
- 所定量の水蒸気が予め混入されたスパッタガス用のボンベと、
前記ボンベ内の前記スパッタガスを前記チャンバ内に導く配管とを更に備えたことを特徴とする請求項１又は請求項２に記載の半導体製造装置。 - 半導体基板上に下地膜を形成する工程と、
水蒸気を吸着するコールドトラップが連通して設けられると共に、スパッタ雰囲気内の水蒸気量を監視する水蒸気量監視部が設けられたチタンスパッタ用のチャンバを使用することにより、前記下地膜上にチタン膜を形成するスパッタ工程と、
を有し、
前記スパッタ工程において、前記水蒸気量監視部の監視結果に基づいて前記コールドトラップの温度を変え、前記チタン膜の（００２）方向の配向の強さの規格値を保証する範囲となるように前記チャンバ内の水蒸気量を所定範囲内に抑えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002324340A JP4447207B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体製造装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002324340A JP4447207B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体製造装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158714A JP2004158714A (ja) | 2004-06-03 |
| JP4447207B2 true JP4447207B2 (ja) | 2010-04-07 |
Family
ID=32803958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002324340A Expired - Fee Related JP4447207B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体製造装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4447207B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112006000274T5 (de) * | 2005-01-18 | 2007-12-13 | Advantest Corporation | Filmbildungsvorrichtung, Filmbildungsverfahren, Herstellungsverfahren und Titanfilm |
| JP4782037B2 (ja) | 2006-03-03 | 2011-09-28 | キヤノンアネルバ株式会社 | 磁気抵抗効果素子の製造方法及び製造装置 |
| JP2010090434A (ja) * | 2008-10-08 | 2010-04-22 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置 |
| JP5669417B2 (ja) * | 2010-03-26 | 2015-02-12 | シチズンホールディングス株式会社 | 半導体装置の製造方法 |
| CN101871223A (zh) * | 2010-05-05 | 2010-10-27 | 李松 | 利用太阳能半导体制冷技术收集空气中水 |
| CN105316637A (zh) * | 2015-11-20 | 2016-02-10 | 苏州赛森电子科技有限公司 | 磁控直流溅射系统的腔体保护装置 |
| JP2018053272A (ja) * | 2016-09-26 | 2018-04-05 | 株式会社Ｓｃｒｅｅｎホールディングス | 成膜装置 |
| KR20200057951A (ko) * | 2018-11-19 | 2020-05-27 | 주식회사 엔씨디 | 대면적 기판용 수평형 원자층 증착장치 |
| CN112391597B (zh) * | 2020-10-30 | 2022-12-30 | 北京七星华创集成电路装备有限公司 | 半导体工艺设备 |
| US11690228B2 (en) | 2021-02-25 | 2023-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Annealed seed layer to improve ferroelectric properties of memory layer |
-
2002
- 2002-11-07 JP JP2002324340A patent/JP4447207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004158714A (ja) | 2004-06-03 |
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Legal Events
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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