JP2006202988A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 強誘電体キャパシタの特性の劣化をより確実に抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】 Al2O3膜12を全面に形成した後、Al2O3膜12に上部電極11aを露出する開口部12aを形成する。次に、厚さが50nm程度のAl膜13を全面に形成する。次に、Al膜13のパターニングを行うことにより、容量絶縁膜10aの上方及び側方を覆うAl保護膜13aを形成する。次に、Al2O3膜12及び下部電極膜のパターニングを行うことにより、下部電極9aを形成する。次に、全面に層間絶縁膜14を形成する。次に、層間絶縁膜14及びAl2O3膜12に下部電極9aまで到達する開口部14aを形成し、層間絶縁膜14にAl膜13まで到達する開口部14bを形成する。次に、下部電極9aに接続されるAl配線15a及びAl膜13を介して上部電極11aに接続されるAl配線15bを形成する。
【選択図】 図2I
【解決手段】 Al2O3膜12を全面に形成した後、Al2O3膜12に上部電極11aを露出する開口部12aを形成する。次に、厚さが50nm程度のAl膜13を全面に形成する。次に、Al膜13のパターニングを行うことにより、容量絶縁膜10aの上方及び側方を覆うAl保護膜13aを形成する。次に、Al2O3膜12及び下部電極膜のパターニングを行うことにより、下部電極9aを形成する。次に、全面に層間絶縁膜14を形成する。次に、層間絶縁膜14及びAl2O3膜12に下部電極9aまで到達する開口部14aを形成し、層間絶縁膜14にAl膜13まで到達する開口部14bを形成する。次に、下部電極9aに接続されるAl配線15a及びAl膜13を介して上部電極11aに接続されるAl配線15bを形成する。
【選択図】 図2I
Description
本発明は、強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
不揮発性半導体メモリの一つとして、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)が用いられている。強誘電体メモリには、強誘電体キャパシタが設けられている。強誘電体キャパシタに設けられる強誘電体膜は、水素及び水により還元されやすく、この還元が生じると、強誘電体キャパシタの特性が劣化してしまう。そこで、強誘電体キャパシタへの水素及び水の侵入を防止する保護膜として、強誘電体キャパシタを覆うAl2O3膜が形成されている。
しかしながら、Al2O3膜だけでは水素及び水の侵入に伴う強誘電体キャパシタの特性の劣化を防止できない場合がある。
本発明は、強誘電体キャパシタの特性の劣化をより確実に抑制することができる半導体装置及びその製造方法を提供することを目的とする。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に積層された強誘電体膜と、前記強誘電体膜上に積層された上部電極と、が設けられている。また、前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜が設けられている。更に、前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜が設けられている。
本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極膜を形成した後に、前記下部電極膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極膜を形成する。次いで、前記上部電極膜をパターニングする。その後、前記強誘電体膜をパターニングする。続いて、前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する。次に、前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する。そして、前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する。
本発明によれば、下部電極、強誘電体膜及び上部電極を覆う絶縁膜だけでなく、導電膜も強誘電体膜への水素及び水の侵入を抑制することができる。このため、工程劣化耐性及び高温多湿耐性を向上させて、強誘電体キャパシタの特性の劣化をより確実に抑制することができる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ(半導体装置)のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線103、並びにビット線103が延びる方向に対して垂直な方向に延びる複数本のワード線104及びプレート線105が設けられている。また、これらのビット線103、ワード線104及びプレート線105が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ101及びMOSトランジスタ102が設けられている。
MOSトランジスタ102のゲートはワード線104に接続されている。また、MOSトランジスタ102の一方のソース・ドレインはビット線103に接続され、他方のソース・ドレインは強誘電体キャパシタ101の一方の電極に接続されている。そして、強誘電体キャパシタ101の他方の電極がプレート線105に接続されている。なお、各ワード線104及びプレート線105は、それらが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。同様に、各ビット線103は、それが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。ワード線104及びプレート線105が延びる方向、ビット線103が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ1に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図2A乃至図2Iは、本発明の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
本実施形態においては、先ず、図2Aに示すように、Si基板等の半導体基板1の表面に、素子活性領域を区画する素子分離絶縁膜2を、例えばロコス(LOCOS:Local Oxidation of Silicon)法により形成する。次に、素子分離絶縁膜2により区画された素子活性領域内に、ゲート絶縁膜3、ゲート電極4、シリサイド層5、サイドウォール6、並びに低濃度拡散層21及び高濃度拡散層22からなるソース・ドレイン拡散層を備えたトランジスタ(MOSFET)を形成する。このトランジスタは、図1中のMOSトランジスタ102に相当する。また、CMOSトランジスタを形成してもよい。ゲート絶縁膜3としては、例えば、熱酸化により、厚さが100nm程度のSiO2膜を形成する。次いで、全面に、シリコン酸窒化膜7を、MOSFETを覆うようにして形成し、更に全面にシリコン酸化膜8aを形成する。シリコン酸窒化膜7は、シリコン酸化膜8aを形成する際のゲート絶縁膜3等の水素劣化を防止するために形成されている。シリコン酸化膜8aとしては、例えば、CVD法により、厚さが700nm程度のTEOS(tetraethylorthosilicate)膜を形成する。
その後、N2雰囲気中で、650℃、30分間のアニール処理を行うことにより、シリコン酸化膜8aの脱ガスを行う。次に、シリコン酸化膜8a上に、下部電極密着層として、例えば、スパッタ法により、厚さが20nm程度のAl2O3膜8bを形成する。続いて、O2雰囲気中で、650℃、60秒間の熱処理(RTA:Rapid Thermal Annealing)を行う。この熱処理を行うことにより、Al2O3膜8b上に後に形成するPt膜(下部電極膜9)の配向性が良好なものとなりやすくなる。次いで、Al2O3膜8b上に下部電極膜9を形成する。下部電極膜9としては、例えば、スパッタ法により、厚さが150nm程度のPt膜を形成する。Al2O3膜8bの形成に当たっては、例えば、Ar流量:10sccm〜20sccm、DCスパッタパワ:1.0kW、基板温度:20℃とする。また、Pt膜の形成に当たっては、例えば、Ar流量:100sccm〜200sccm、DCスパッタパワ:0.5kW〜1.0kW、基板温度:350℃とする。このような条件で形成されたPt膜のシート抵抗は0.8Ω/□程度となる。
次に、同じく図2Aに示すように、下部電極膜9上に強誘電体膜10をアモルファス状態で形成する。強誘電体膜10としては、例えば、PZT(Pb(Zr,Ti)O3)ターゲットを用い、RFスパッタ法により、厚さが100nm乃至200nm程度のPZT膜を形成する。PZT膜の形成に当たっては、例えば、Ar流量:15sccm〜25sccm、RFスパッタパワ:1.0kW、基板温度50℃とする。なお、Ar流量はPZT膜中のPb量に影響を及ぼすため、強誘電体キャパシタに必要とされる特性が得られるPb量となるように、Ar流量を調整することが好ましい。また、強誘電体キャパシタに必要とされる特性に応じて、PZTに、Ca、Sr、La及びNb等のドーパントを1種又は2種以上含有させることが好ましく、また、Zr量とTi量との比を適宜調整することも好ましい。
次いで、Ar及びO2を含有する雰囲気中で熱処理(RTA)を行うことにより、強誘電体膜10を結晶化させると共に、下部電極膜9を構成するPt膜を緻密化する。このときの条件は、例えば、熱処理温度:585℃、Ar流量:1.90slm〜2.00slm、O2流量:0.025slm、熱処理時間:90秒間とする。
その後、同じく図2Aに示すように、強誘電体膜10上に上部電極膜11を形成する。上部電極膜11の形成に当たっては、例えば、スパッタ法により、総厚が200nm乃至300nm程度の酸化イリジウム膜を2回の成膜により形成する。1回目の成膜では、Ar流量:100sccm、O2流量:50sccm〜70sccm、DCスパッタパワ:2.0kW、基板温度:20℃として、膜厚を50nm程度とする。2回目の成膜では、Ar流量:100sccm、O2流量:100sccmとし、DCスパッタパワ:1.0kWの条件で75nm程度成膜した後、DCスパッタパワを2.0kWに変更して更に125nm程度連続成膜する。なお、2回目の成膜では、基板温度の制御を行わない。2回目の成膜でDCスパッタパワを成膜途中で変更するのは、上部電極膜11の表面に生じる凹凸を極力抑制するためである。なお、1回目の成膜と2回目の成膜との間には、1回目の成膜時に生じたダメージを除去すると共に、強誘電体膜10の結晶化を促進するために、例えば、Ar流量:2.00slm、O2流量:0.02slm、温度:725℃の雰囲気中で20秒間の熱処理(RTA)を行う。
また、1回目の成膜では、O2流量が酸化イリジウム膜のシート抵抗、ひいては強誘電体キャパシタの電気的特性に影響を及ぼす。このため、所望のシート抵抗が得られるように、O2流量を調整することが好ましい。なお、シート抵抗の変化に伴って酸化イリジウム膜の反射率も変化するため、反射率を測定することによりシート抵抗を見積もることも可能である。
続いて、図2Bに示すように、上部電極膜11のパターニングを行うことにより、上部電極11を形成する。次に、酸化イリジウム膜の2回目の成膜の際に生じたダメージを除去するために、強誘電体膜10が露出している状態で、例えば、650℃のO2雰囲気の炉内で60分間の熱処理を行う。
次いで、同じく図2Bに示すように、強誘電体膜10のパターニングを行うことにより、容量絶縁膜10aを形成する。その後、例えば、350℃のO2雰囲気の炉内で60分間の熱処理を行う。この熱処理により、脱水が行われると共に、残渣が除去され、後に形成する保護膜の剥がれが抑制される。
続いて、図2Cに示すように、厚さが50nm程度のAl2O3膜12を全面に形成する。Al2O3膜12の形成に当たっては、例えば、Ar流量:20sccm、DCスパッタパワ:1.0kW、基板温度:20℃とする。次に、Al2O3膜12を緻密化するために、例えば、550℃のO2雰囲気の炉内で60分間の熱処理を行う。
次いで、図2Dに示すように、Al2O3膜12に、上部電極11aを露出する開口部12aを形成する。
その後、図2Eに示すように、厚さが50nm程度のAl膜13を全面に形成する。Al膜13は上部電極11aと接する。Al膜13の形成に当たっては、例えば、Ar流量35sccm、DCスパッタパワ:10kW、基板温度:350℃とする。
続いて、図2Fに示すように、Al膜13のパターニングを行うことにより、容量絶縁膜10aの上方及び側方を覆う部分のみを残存させ、その他の部分を除去する。この結果、Al保護膜13aが形成される。
次に、図2Gに示すように、Al2O3膜12及び下部電極膜9のパターニングを行うことにより、下部電極9aを形成する。上部電極11a、容量絶縁膜10a及び下部電極9aを備えた強誘電体キャパシタは、図1中の強誘電体キャパシタ101に相当する。次いで、全面に層間絶縁膜14を形成する。
次いで、図2Hに示すように、層間絶縁膜14及びAl2O3膜12に下部電極9aまで到達する開口部14aを形成し、また、層間絶縁膜14にAl保護膜13aまで到達する開口部14bを形成する。
その後、図2Iに示すように、下部電極9aに接続されるAl配線15a及びAl保護膜13aを介して上部電極11aに接続されるAl配線15bを形成する。このとき、例えば、上部電極11aと既に形成してあるトランジスタのソース・ドレインとを接続し、下部電極9aをプレート線とする。そして、更に上層の層間絶縁膜及び配線等を形成して強誘電体メモリを完成させる。
このような本実施形態によれば、Al2O3膜12だけでなくAl保護膜13aによっても水素及び水の容量絶縁膜10aへの侵入を防止することができる。このため、高いバリア性能が得られ、強誘電体キャパシタの特性の劣化を防止することができる。
また、Al保護膜13aを形成しても、下部電極9aとの間にはAl2O3膜12が介在しているため、上部電極11aと下部電極9aとの間の短絡は生じない。更に、容量絶縁膜10aとの間にもAl2O3膜12が介在しているため、容量絶縁膜10a中に存在するPbの外方拡散に伴うAl保護膜13aとの反応も生じない。従って、安定して高い特性を得ることができる。
なお、Al2O3膜12を覆う導電膜としては、Al膜の他に、Cuを含有するAl合金膜、タングステン膜、酸化イリジウム膜等を形成してもよい。但し、後にAl又はAl合金配線を形成する場合には、Al又はAl合金膜を導電膜として形成することが最も好ましい。
また、Al保護膜13a等の導電膜の厚さは、50nm乃至100nmとすることが好ましい。導電膜の厚さを50nm未満とすると、十分なバリア性能が得られないことがある。一方、導電膜の厚さが100nmを超えると、バリア性能の向上が飽和状態に近くなる。
なお、特許文献1には、強誘電体膜及び下部電極膜のパターニングを行った後にこれらを覆うSiO2膜を形成し、このSiO2膜に開口部を形成し、このSiO2膜を覆いTi等を含有する上部電極を形成することが開示されている。しかし、このような構造を形成するためには、複雑な工程が必要である。また、必ずしも十分なバリア性能が得られるとはいえない。
また、特許文献2には、上部電極に接続されるAl配線を下方に位置するトランジスタに接続することが開示されている。しかし、このような構成を得るためには、Al配線を形成するための孔が必要であり、その埋め込み性等を考慮すると不具合が多い。また、この場合にも、必ずしも十分なバリア性能が得られるとはいえない。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に積層された強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜と、
を有することを特徴とする半導体装置。
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に積層された強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜と、
を有することを特徴とする半導体装置。
(付記2)
前記下部電極、強誘電体膜及び上部電極を前記導電膜上から覆うと共に、前記導電膜の少なくとも一部を露出する第2の開口部が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第2の開口部を介して前記導電膜に接続された配線と、
を有し、
前記配線は、前記導電膜と同種の材料から構成されていることを特徴とする付記1に記載の半導体装置。
前記下部電極、強誘電体膜及び上部電極を前記導電膜上から覆うと共に、前記導電膜の少なくとも一部を露出する第2の開口部が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第2の開口部を介して前記導電膜に接続された配線と、
を有し、
前記配線は、前記導電膜と同種の材料から構成されていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記導電膜は、アルミニウム又はアルミニウム合金膜であることを特徴とする付記1又は2に記載の半導体装置。
前記導電膜は、アルミニウム又はアルミニウム合金膜であることを特徴とする付記1又は2に記載の半導体装置。
(付記4)
前記導電膜は、前記上部電極と同種の材料から構成されていることを特徴とする付記1に記載の半導体装置。
前記導電膜は、前記上部電極と同種の材料から構成されていることを特徴とする付記1に記載の半導体装置。
(付記5)
前記導電膜は、酸化イリジウム膜であることを特徴とする付記1又は4に記載の半導体装置。
前記導電膜は、酸化イリジウム膜であることを特徴とする付記1又は4に記載の半導体装置。
(付記6)
前記導電膜と前記上部電極との間で酸化イリジウムの酸化度が相違していることを特徴とする付記5に記載の半導体装置。
前記導電膜と前記上部電極との間で酸化イリジウムの酸化度が相違していることを特徴とする付記5に記載の半導体装置。
(付記7)
前記導電膜の厚さは、50nm乃至100nmであることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置。
前記導電膜の厚さは、50nm乃至100nmであることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置。
(付記8)
前記絶縁膜は、酸化アルミニウム膜であることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
前記絶縁膜は、酸化アルミニウム膜であることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
(付記9)
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する工程と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する工程と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記10)
前記導電膜として、アルミニウム又はアルミニウム合金膜を形成することを特徴とする付記9に記載の半導体装置の製造方法。
前記導電膜として、アルミニウム又はアルミニウム合金膜を形成することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)
前記絶縁膜として、酸化アルミニウム膜を形成することを特徴とする付記9又は10に記載の半導体装置の製造方法。
前記絶縁膜として、酸化アルミニウム膜を形成することを特徴とする付記9又は10に記載の半導体装置の製造方法。
1:半導体基板
9:下部電極膜
9a:下部電極
10:強誘電体膜
10a:容量絶縁膜
11:上部電極膜
11a:上部電極
12:Al2O3膜
13:Al膜
13a:Al保護膜
9:下部電極膜
9a:下部電極
10:強誘電体膜
10a:容量絶縁膜
11:上部電極膜
11a:上部電極
12:Al2O3膜
13:Al膜
13a:Al保護膜
Claims (5)
- 半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に積層された強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜と、
を有することを特徴とする半導体装置。 - 前記下部電極、強誘電体膜及び上部電極を前記導電膜上から覆うと共に、前記導電膜の少なくとも一部を露出する第2の開口部が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第2の開口部を介して前記導電膜に接続された配線と、
を有し、
前記配線は、前記導電膜と同種の材料から構成されていることを特徴とする請求項1に記載の半導体装置。 - 前記導電膜は、アルミニウム又はアルミニウム合金膜であることを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する工程と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記導電膜として、アルミニウム又はアルミニウム合金膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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