JP6080961B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、例えばワイドバンドギャップ半導体を含む半導体装置およびその製造方法に関する。
従来、パワー用途等で用いられる半導体装置の配線材料にはＡｌ（アルミニウム）系材料が用いられてきた。従来の珪素半導体素子を用いた半導体装置は２００℃未満で動作されるが、半導体素子の２００℃を超える高温での動作が要求されるに伴い、ワイドバンドギャップ半導体（例えば炭化珪素半導体、窒化物半導体、ダイヤモンド半導体など）を用いた半導体装置が注目されている。しかしながら、２００℃を超える高温動作においては、Ａｌ系配線材料と半導体素子の電極との相互反応や、Ａｌ系配線材料の形状変化などにより、半導体装置の信頼性が低下する問題があった。
Ａｌに代わる配線材料として、２００℃以上の高温で用いることができるＣｕ（銅）が注目されている（例えば、特許文献１参照）。半導体装置は通常、大気中での静電気対策などのために有機樹脂膜によって被覆される。
国際公開２００７／１０８４３９号
従来のＣｕ配線電極を用いた半導体装置を有機樹脂膜によって樹脂封止した場合、２００℃を超える動作を行うと、有機樹脂膜に接したＣｕ配線電極から有機樹脂膜中にＣｕの拡散が起こる。すると、有機樹脂膜中あるいは有機樹脂膜界面に変質層が形成され、半導体装置の信頼性が低下する問題があった。
本発明は以上のような課題を解決するためになされたものであり、高温動作時に、有機樹脂膜とその被覆物との界面に変質層などが形成されることを抑制した半導体装置の提供を目的とする。
本発明に係る半導体装置は、２００℃以上で使用する炭化珪素半導体素子と、炭化珪素半導体素子と電気的に接続された、厚みが６μｍ以上のＣｕ配線電極と、炭化珪素半導体素子およびＣｕ配線電極を被覆する有機樹脂膜と、Ｃｕ配線電極と有機樹脂膜との界面に設けられ、ＳｉＮ無機膜からなる拡散防止膜と、を備え、有機樹脂膜はポリイミドであり、拡散防止膜は、Ｃｕ配線電極と有機樹脂膜との界面全面に設けられ、Ｃｕ配線電極の裾部において拡散防止膜（１１）の厚みは１００ｎｍ以上であることを特徴とする。
本発明に係る半導体装置によれば、Ｃｕ配線電極と有機樹脂膜との界面に拡散防止膜を設けたことにより、Ｃｕの有機樹脂膜への拡散を抑制することが可能である。よって、２００℃以上の高温下で動作を行う場合であっても、有機樹脂膜とＣｕ配線電極との間の相互反応を抑制することが可能である。相互反応を抑制することにより、Ｃｕ配線電極と有機樹脂膜との界面に変質層などが形成されることを抑制可能なため、半導体装置の信頼性を向上させることが可能である。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによってより明白となる。
実施の形態１に係る半導体装置の断面図である。 高温保管する前の従来の半導体装置の断面写真を示す図である。 高温保管した後の従来の半導体装置の断面写真を示す図である。 高温保管する前の実施の形態１に係る半導体装置の断面写真を示す図である。 高温保管した後の実施の形態１に係る半導体装置の断面写真を示す図である。 実施の形態１に係る半導体装置の別の例の断面図である。 図５において実線で囲んだ部分の拡大図である。 Ｃｕ配線電極の形状因子を定義する図である。 Ｃｕ配線電極の膜厚依存性を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。
＜実施の形態１＞
＜構成＞
図１に本実施の形態に係る半導体装置の断面図を示す。本実施の形態では、半導体装置に備わる半導体素子はワイドバンドギャップ半導体を含む。より具体的には、半導体素子として、ｎ型の炭化珪素ショットキーバリアダイオードを用いた場合を一例として説明する。
なお、図１においては、半導体装置の断面図の左半分のみを図示している。つまり、本実施の形態における半導体装置の断面は、図１を右側に左右対象に折り返した構造となる。
図１に示す半導体装置を構成する半導体素子である炭化珪素ショットキーバリアダイオードは、ｎ型の炭化珪素からなる基板１の主面に、ｎ型の炭化珪素層であるドリフト層２がエピタキシャル成長法により形成されている。
ドリフト層２の表層側に、ショットキー電極５の端部にまたがって、リング状のガードリング領域３が形成されている。さらに、ショットキー電極５の端部から所定の距離に、接合終端拡張領域であるＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域４が形成されている。ガードリング領域３とＪＴＥ領域４は隣接している。
ショットキー電極５は、ドリフト層２の表面に形成される。ショットキー電極は、ガードリング領域３の一部を覆うように、ガードリング領域３に対して内周側に形成されている。ショットキー電極５の厚みは、１００ｎｍ以上５００ｎｍ以下の範囲内とする。ショットキー電極５の上面には、表面バリアメタル層６、金属層７が順に積層されている。表面バリアメタル層６の厚みは、１０ｎｍ以上２００ｎｍ以下の範囲内とする。
さらに、金属層７の上面には、Ｃｕ配線電極１７として、第１のＣｕ層８と第２のＣｕ層９が順に積層される。第１のＣｕ層８は、第２のＣｕ層を形成するためのシード層であり、第２のＣｕ層は表面外部出力電極である。
つまり、本実施の形態においてＣｕ配線電極１７は、第１のＣｕ層８と、第１のＣｕ層８の上面に設けられた第２のＣｕ層９とからなる。Ｃｕ配線電極１７は、金属層７の上面に形成されている。ドリフト層２表面、ショットキー電極５、表面バリアメタル層６、金属層７、第１のＣｕ層８および第２のＣｕ層９の露出面は、無機膜からなる拡散防止膜１１により被覆されている。本実施の形態において、拡散防止膜１１はＳｉＮである。ここで、ＳｉＮの組成比Ｎ／Ｓｉは０．８以上１．６以下であるとする。また、ＳｉＮの屈折率は１．７以上２．４以下であるとする。拡散防止膜１１の膜厚は少なくとも１００ｎｍ以上である。後述するように、拡散防止膜１１は、裾部において厚みが最も薄くなる傾向があるため、この裾部において拡散防止膜１１の膜厚が１００ｎｍ以上となるようにする。なお、拡散防止膜１１は、Ｓｉ３Ｎ４、Ｓｉ２Ｎ４、ＳｉＯＮ、ＢＮ、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ、ＣｒＯ、Ｆｅ２Ｏ３などの無機化合物であってもよい。
さらに、拡散防止膜１１は、有機樹脂膜１０により被覆されている。有機樹脂膜１０は、ポリイミドであり、その膜厚は３μｍ以上１００μｍ以下の範囲内とする。ただし、第２のＣｕ層９の上面の一部は、拡散防止膜１１および有機樹脂膜１０に被覆されず、露出している。
拡散防止膜１１の効果について記載する。拡散防止膜１１は、高温動作時にＣｕ配線電極１７と有機樹脂膜１０とが相互反応することを抑制する。
図２は、高温保管する前の従来の半導体装置の断面写真を示す図である。つまり、図２は、Ｃｕ配線電極１７およびＣｕ配線電極１７に接している有機樹脂膜１０の断面写真であり、拡散防止膜１１は設けられていない。図３は、図２に示した構造を備えた従来の半導体装置を、２００℃で１０００時間、高温保管した後の断面写真を示す図である。有機樹脂膜１０とＣｕ配線電極１７との界面に、界面変質層が発生していることが分かる。このような界面変質層が発生すると、Ｃｕ配線電極１７と有機樹脂膜１０との密着性が悪くなり、剥離が生じてしまう。なお、図２および図３中では、Ｃｕ配線電極１７（第１、第２のＣｕ層８，９）をＣｕ、有機樹脂膜１０をＰＩとそれぞれ表記している。
図４は、高温保管する前の本実施の形態における半導体装置の断面写真を示す図である。つまり、図４は、Ｃｕ配線電極１７と有機樹脂膜１０との界面に拡散防止膜１１を設けた断面写真である。図４において、ＳｉＮはＣｕ配線電極１７と有機樹脂膜１０との界面全体と、有機樹脂膜１０と半導体素子との界面全体に設けられている。尚、図４のＣｕ配線電極１７の裾部には、膜厚２００ｎｍのＳｉＮが形成されている。図５は、図４に示した構造を備えた本実施の形態における半導体装置を２００℃で１０００時間、高温保管した後の断面写真を示す図である。図４および図５中では、Ｃｕ配線電極１７（第１、第２のＣｕ層８，９）をＣｕ、有機樹脂膜１０をＰＩ、拡散防止膜１１をＳｉＮとそれぞれ表記している。拡散防止膜１１をＣｕ配線電極１７と有機樹脂膜１０とが接している領域に設けることにより、長時間、２００℃の高温状態におかれても、図３に示す界面変質層の発生を抑制できることが分かる。Ｃｕ配線電極１７と有機樹脂膜１０との界面に拡散防止膜１１が設けられていない場合には、当該箇所において局所的に界面変質層が発生し、その界面変質層を起点として剥離が生じてしまう。一方、本実施の形態ではＣｕ配線電極１７と有機樹脂膜１０とが接している界面に拡散防止膜１１を設けたので、界面変質層の発生を抑制することができ、信頼性の高い半導体装置を得ることが出来る。
なお、Ｃｕ配線電極１７と有機樹脂膜１０との界面の一部にのみ拡散防止膜１１を設けた場合にも、当該箇所において界面変質層の発生を防止でき、当該箇所のＣｕ配線電極１７と有機樹脂膜１０の密着性を向上する効果は得られる。Ｃｕ配線電極１７と有機樹脂膜１０とが直接接している箇所での局所的な界面変質層の発生を抑え、より信頼性の高い半導体装置を得るためには、Ｃｕ配線電極１７と有機樹脂膜１０との界面全面に拡散防止膜１１を設けることが望ましい。
拡散防止膜１１は、熱硬化前の有機樹脂膜１０とＣｕ配線電極１７とが、熱硬化時に反応するのを抑制するという効果もある。しかしながら、図２のように、拡散防止膜１１を設けずにＣｕ配線電極１７と熱硬化前の有機樹脂膜１０が直接接着される構造で熱硬化を行ったとしても、顕著な界面の劣化は見られない。それに対し、拡散防止膜１１を設けずにＣｕ配線電極１７と熱硬化後の有機樹脂膜１０が直接接着される構造で高温動作を行うと、図３で示すような界面変質層が形成され、密着性を大幅に低下させる。
界面変質層は、高温時にＣｕ配線電極１７から有機樹脂膜１０中へＣｕが拡散し、樹脂中や、樹脂外から樹脂中へ拡散してきた酸素と化合物を形成することによって発生する。そのため、拡散防止膜１１をＣｕ配線電極１７と有機樹脂膜１０とが接している界面全面に設けることによって、Ｃｕ配線電極１７から有機樹脂膜１０中へＣｕが拡散するのを防止できるので、界面変質層の発生を抑制することが出来る。Ｃｕの拡散及び界面変質層は、有機樹脂膜１０が熱硬化した状態であっても高温動作を行うことによって生じる。
本実施の形態における半導体装置の別の例を図６に示す。図１は、Ｃｕ配線電極１７の表面から有機樹脂膜１０を被覆している構造であるが、図６に示すように、有機樹脂膜１０がパッシベーション膜１０ｂと表面保護膜１０ａの２層構造からなり、Ｃｕ配線電極１７がパッシベーション膜１０ｂと表面保護膜１０ａの間に設けられる構造を考える。なお、図６においては、基板１表面に形成されるドリフト層２を省略してある。また、基板１裏面に形成されるオーミック電極層１２、裏面バリアメタル層１３および裏面外部出力電極１４も省略してある。図６に示す半導体装置を製造する工程においては、熱硬化したパッシベーション膜１０ｂを形成した後にＣｕ配線電極１７が形成されるが、パッシベーション膜１０ｂが有機樹脂であれば、２００℃以上の高温動作によってＣｕ配線電極１７とパッシベーション膜１０ｂとの界面で界面変質層を形成してしまう。
図６のような場合、パッシベーション膜１０ｂとＣｕ配線電極１７との界面および表面保護膜１０ａとＣｕ配線電極１７との界面の両方に、拡散防止膜１１が形成されることが望ましい。つまり、図６に示すように、図６中の領域２０ａ，２０ｂで示す界面にも拡散防止膜１１が形成されることが望ましい。さらに、図６中の矢印で示すようにパッシベーション膜１０ｂとＣｕ配線電極１７との界面をＣｕが拡散し、領域２０ｃのパッシベーション膜１０ｂにおいて界面変質層が形成される。そこで、パッシベーション膜１０ｂと基板１との界面（即ち領域２０ｃ）においても拡散防止膜１１を形成することによって、界面変質層の発生を抑制する効果が大きくなる。図６のような構造において、パッシベーション膜１０ｂとして有機樹脂以外の材料を用いた場合には、界面変質層の問題は発生しないが、有機樹脂を用いた場合よりも半導体素子との密着性が悪くなる。
一般に、炭化珪素半導体などのワイドバンドギャップ半導体を用いた半導体装置は、２００℃以上の高温での動作が期待されており、２００℃以上の高温において長時間の信頼性が要求される。熱硬化した有機樹脂膜１０とＣｕ配線電極１７との界面には、２００℃以上の高温に保持されると界面変質層が発生することを発明者らが見出し、さらに、界面変質層の発生は拡散防止膜１１の挿入によって抑制できることを見出した。
また、界面変質層は、Ｃｕ配線電極１７に接続している表面バリアメタル層６と有機樹脂膜１０との界面にも形成される。さらに、有機樹脂膜１０と炭化珪素基板（基板１）表面との界面をＣｕが拡散し、表面バリアメタル層６と有機樹脂膜１０との界面および有機樹脂膜１０と基板１表面との界面でも発生する。つまり、Ｃｕ配線電極１７からＣｕが、表面バリアメタル層６と有機樹脂膜１０との界面および基板１表面と有機樹脂膜１０との界面へと拡散する。これにより、表面バリアメタル層６や基板１表面と接する有機樹脂膜１０が反応して界面変質層が形成されてしまう。そのため、図１および図６に示すように、表面バリアメタル層６と有機樹脂膜１０との界面および有機樹脂膜１０と基板１表面との界面に拡散防止膜１１を設けることによって、Ｃｕ配線電極１７から表面バリアメタル層６と有機樹脂膜１０との界面および有機樹脂膜１０と基板１表面との界面をＣｕが拡散すること防止できるので、界面変質層の発生を抑制することができる。
図７は、図５において実線で囲んだ部分の拡大図である。図５において実線で囲んだ部分は、Ｃｕ配線電極１７の裾部である。裾部とは、Ｃｕ配線電極１７の側面とＣｕ配線電極１７直下に形成される層（例えば表面バリアメタル層６）との接点部分である。Ｃｕ配線電極１７の側面の方が上面よりも拡散防止膜１１の厚さが薄くなる。さらに、Ｃｕ配線電極１７の側面において、裾部に近づくほど拡散防止膜１１の厚さが薄くなる。これは、Ｃｕ配線電極１７の膜厚が厚くなるほど顕著になる。本実施の形態では、裾部の拡散防止膜１１の膜厚を１００ｎｍ以上とした。拡散防止膜１１の膜厚はＣｕ配線電極１７の側面の凹凸形状に起因して、局所的に薄い部分が生じる。裾部の拡散防止膜１１の膜厚を１００ｎｍ以上とすることによって、拡散防止膜１１が最も薄くなるＣｕ配線電極１７の裾部においても、Ｃｕ拡散を防ぐために十分な膜厚の拡散防止膜１１を形成することが出来る。
図８は図７の写真の模式図である。図８のようにＣｕ配線電極１７の形状因子を定義する。形状因子とは、Ｃｕ膜厚ａ（Ｃｕ ｔｈｉｃｋｎｅｓｓ）、深さｂ（ｄｅｐｔｈ）、角度ｃ（ａｎｇｌｅ）である。Ｃｕ配線電極１７の膜厚ａを変えて作成した本実施の形態における半導体装置においてＣｕ配線電極１７の形状因子を測定した。図９に、Ｃｕ配線電極１７の膜厚依存性を示す。図９より、Ｃｕ膜厚ａが大きくなる程、深さｂが大きくなり、角度ｃが小さくなることが分かる。深さｂが大きくなり、角度ｃが小さくなるほど、Ｃｕ配線電極１７の裾部に拡散防止膜１１を形成することが難しい。図９から、Ｃｕ配線電極１７の厚みが６μｍを超えると深さｂが０より大きくなることがわかる。深さｂが０より大きくなると、Ｃｕ配線電極１７を被覆する拡散防止膜１１の膜厚のバラつきが大きくなる。Ｃｕ配線電極１７を７μｍとした場合、Ｃｕ配線電極１７の裾部の拡散防止膜１１の膜厚を１００ｎｍ以上にするためには、Ｃｕ配線電極１７の上面部で膜厚３００ｎｍが必要であった。
図１に示すように、基板１の裏面にはオーミック電極層１２が形成される。さらに、このオーミック電極層１２の裏面に裏面バリアメタル層１３が形成されている。裏面バリアメタル層１３の裏面には、裏面外部出力電極１４が形成されている。
図１で示す半導体装置において、金属層７、Ｃｕ配線電極１７、拡散防止膜１１、有機樹脂膜１０および裏面外部出力電極１４を除く部分が半導体素子である。本実施の形態では、半導体素子はｎ型の炭化珪素ショットキーバリアダイオードである。つまり、本実施の形態では、半導体素子であるｎ型の炭化珪素ショットキーバリアダイオードに第１のＣｕ層８および第２のＣｕ層９とからなるＣｕ配線電極１７が設けられており、Ｃｕ配線電極１７の側面および上面の一部、炭化珪素半導体素子の表面であるドリフト層２の表面、ショットキー電極５の側面、表面バリアメタル層６の側面及び上面コーナー部、金属層７の側面が、拡散防止膜１１と有機樹脂膜１０で被覆されている。さらに、半導体素子であるｎ型の炭化珪素ショットキーバリアダイオードの裏面には、裏面外部出力電極１４が形成されている。
一般に、炭化珪素半導体装置においては、放熱性やアセンブリの観点からＣｕ配線電極１７は６μｍを超える厚膜が必要とされる。ところが、６μｍを超えるような厚いＣｕ配線電極１７を形成する場合、Ｃｕ配線電極１７と、Ｃｕ配線電極１７下部に形成される層との段差が大きくなる。すると、Ｃｕ配線電極１７と下部の層を被覆する際、膜のカバレッジ性が悪くなる。
特に、製造工程においてＣｕシード層（第１のＣｕ層８）をウェットエッチングにより除去すると、Ｃｕ配線電極１７の裾部に凹凸形状が生じ、無機膜（拡散防止膜１１）のカバレッジが悪くなりクラックが生じやすい。厚膜のＣｕ配線電極１７を被覆するためには、例えば５μｍ以上の有機樹脂膜１０を被覆するが、その有機樹脂膜１０と無機膜との熱膨張係数の違いにより発生する応力により無機膜にクラックが生じる場合がある。特に無機膜（拡散防止膜１１）の厚みが１００ｎｍを下回る場合には、クラックの発生が顕著である。
本実施の形態における半導体装置においては、Ｃｕ配線電極１７から有機樹脂膜１０へのＣｕの拡散が、拡散防止膜１１により抑制される。さらに、拡散防止膜１１を１００ｎｍ以上の厚みで形成することによって、有機樹脂膜１０の熱応力によって拡散防止膜１１にクラックが生じることを抑制することができる。以上のように、拡散防止膜１１を設け、さらに拡散防止膜１１の厚みをクラックが生じにくい厚み（１００ｎｍ以上）とすることにより、Ｃｕ配線電極１７を比較的厚く（例えば６μｍ以上）形成した場合であっても、高温動作時の信頼性を向上させることが可能である。
＜製造方法＞
次に、図１に示した、炭化珪素ショットキーバリアダイオードを半導体素子とする半導体装置の製造方法について説明する。図１０〜図１８は、半導体装置の製造過程を示す断面図である。なお、図１０〜図１８においても、図１と同様に半導体装置の左側半分の断面のみを示している。
図１０は、半導体装置を構成する炭化珪素ショットキーバリアダイオードのＪＴＥ領域４が形成される工程までを示す断面図である。基板１は、高濃度のｎ型（ｎ＋型）不純物密度を有する炭化珪素基板である。本実施の形態では、基板１は炭化珪素からなるが、例えばシリコンショットキーバリアダイオードを半導体素子とする場合はシリコンからなる基板を用いることとなる。
まず、基板１の主面に、低濃度のｎ型（ｎ−型）不純物密度を有する炭化珪素層であるドリフト層２が、エピタキシャル成長法により形成される。次に、写真製版技術によりレジストパターンをパターニング形成し、このレジストパターンをマスクとして、ガードリング領域３にＡｌイオンを注入する。
さらに、ガードリング領域３の外周側に連続したＪＴＥ領域４の位置に、ガードリング領域３より不純物濃度が薄いＡｌイオンを注入する。そして、ガードリング領域３およびＪＴＥ領域４に注入されたＡｌイオンを活性化させるためにアニール（熱処理）を行う。さらに、基板１の裏面に、オーミック電極層１２を形成する。
図１１は、本実施の形態における半導体装置に裏面バリアメタル層１３を形成するまでの製造過程を示す断面図である。ドリフト層２の表面に、Ｔｉ、Ｍｏ、Ｎｉ等のターゲットを用いて、例えばスパッタ法によりショットキー電極５を成膜する。ショットキー電極の膜厚は１００ｎｍ以上５００ｎｍ以下の範囲とする。ショットキー電極５は、ドリフト層２の表面全体に成膜される。
さらに、ショットキー電極５の表面全面に、ＴｉＮを表面バリアメタル層６として、例えばスパッタ法で成膜する。膜厚は１０ｎｍ以上２００ｎｍ以下の範囲とする。表面バリアメタル層６は、Ｃｕ配線電極１７からショットキー電極５への配線電極材料の拡散防止の目的等で施される。ショットキー電極５へＣｕが拡散されると、リーク電流が増加するなど、電気的特性の劣化につながってしまう。
次に、オーミック電極層１２の裏面に、耐薬品性、低抵抗の裏面バリアメタル層１３を、例えばスパッタ法で成膜する。裏面バリアメタル層１３は、例えば、ＴａＮ，ＴｉＮ，ＴｉＷＮ，ＷＮ，ＷＳｉＮ単体もしくはＴｉとの積層体で形成される。
次に、表面バリアメタル層６の表面に、写真製版によるレジストパターンからなるエッチングマスク１５を形成する。エッチングマスク１５は、図１１の点線で囲んだ領域のように、表面バリアメタル層６の残す部分の上部を覆うように形成される。表面バリアメタル層６の金属が、例えばＴｉＮの場合は、表面バリアメタル層６をウェットエッチングする。
さらに、ショットキー電極５の金属が、例えばＴｉの場合、フッ酸を希釈した溶液で、ショットキー電極５をウェットエッチングする。ウェットエッチング後に、エッチングマスク１５は有機溶剤を用いたウェット処理もしくは酸素プラズマを用いたアッシング処理で除去される。これにより、エッチングマスク１５である点線部分を除く図１１の断面で示される構成が得られる。
図１１で示される構造が、本実施の形態の半導体素子である炭化珪素ショットキーバリアダイオードである。つまり、図１１に示す工程までで、本実施の形態で用いられる半導体素子が得られる。
図１２〜図１８は、図１１までの工程で得られた半導体素子である炭化珪素ショットキーバリアダイオードにＣｕ配線電極１７、拡散防止膜１１および有機樹脂膜１０を形成して、半導体装置を製造する工程を説明するための断面図である。なお、図１２〜図１８においても、半導体装置の断面のうち左側半分のみを示している。
図１２は、半導体装置の第２のＣｕ層９形成までの製造工程を示す断面図である。まず、図１１で形成された表面バリアメタル層６の上面に、例えばＴｉなどの金属層７を成膜する。金属層７は、図１２において、表面バリアメタル層６とＣｕ配線電極１７との密着性を改善するために挿入される。
また、金属層７は図１２のようにドリフト層２の表面にも形成されるので、このドリフト層２の表面に形成された金属層７がドリフト層２の表面に直接第１のＣｕ層８が形成されることを防止する。ドリフト層２と第１のＣｕ層８との間に、金属層７を設けることにより、金属層７がＣｕに関するバリアメタルとしても機能し、第１のＣｕ層８から炭化珪素であるドリフト層２へＣｕが拡散することを抑制できる。
本実施の形態では、金属層７をドリフト層２の表面と、表面バリアメタル層６の上面に金属層７を設ける。そして、金属層７の上面に、第２のＣｕ層９の下地となる第１のＣｕ層８を設ける。第１のＣｕ層８はＣｕ膜もしくはＣｕ合金膜であり、ＰＶＤ法（熱蒸着、電子ビーム蒸着、スパッタなど）あるいは、有機金属等のガスを用いたメタルＣＶＤ法などで成膜される。第１のＣｕ層８の厚みは１００ｎｍ以上１０００ｎｍ以下の範囲とする。
なお、表面バリアメタル層６の表面に直接第１のＣｕ層８を成膜すると、表面バリアメタル層６の材料によっては表面バリアメタル層６と第１のＣｕ層８との密着性が悪くなる場合がある。本実施の形態では、表面バリアメタル層６上面に金属層７を介して第１のＣｕ層８を成膜するため、密着性の高いＣｕ配線電極１７が得られる。
次に、レジストを塗布、露光、現像することで第１のＣｕ層８の上面の、第２のＣｕ層９を成膜させたくない部分に、レジストをパターニングしてレジストマスク１６を形成する。つまり、第２のＣｕ層９が第１のＣｕ層８上の中央側に成膜され、周辺側に成膜されないように、第１のＣｕ層８上面が開口するようにパターニングされたレジストマスク１６を形成する。
次に、第２のＣｕ層９をめっき法により成膜する。Ｃｕめっき膜は、第１のＣｕ層８の上面のうち、レジストマスク１６の形成されてない領域に成膜され、レジストマスク１６の側壁に沿って第２のＣｕ層９が形成される。第２のＣｕ層９であるＣｕめっき膜の厚さは、例えば、６μｍ以上１００μｍ以下の範囲であればよい。
図１３は、本実施の形態における半導体装置のレジストマスク１６の除去までの製造工程を示す断面図である。レジストマスク１６は、有機溶剤または、酸素プラズマ処理などで除去される。
図１４は、本実施の形態における半導体装置の拡散防止膜１１形成する前の工程までの製造工程を示す断面図である。まず、ドリフト層２表面に金属層７を介して形成された第１のＣｕ層８を全てウェットエッチングする。なお、第１のＣｕ層８をウェットエッチングする際、表面バリアメタル層６上のＣｕ配線電極１７（第１のＣｕ層８および第２のＣｕ層９）の露出領域もウェットエッチング液に曝される。従って、図１３で示される構造で、Ｃｕ配線電極１７のウェットエッチング液に曝される箇所は、ある程度エッチングされる。
次に、第１のＣｕ層８及び第２のＣｕ層９をマスクして、ドリフト層２上に形成された金属層７をフッ酸により除去する。以上の工程を経て図１４の構造を得る。
図１５および図１６は、本実施の形態における半導体装置の拡散防止膜１１を形成する工程を説明する断面図である。
まず、図１５に示すように、ショットキー電極５、表面バリアメタル層６、金属層７、Ｃｕ配線電極１７およびドリフト層２の露出面を拡散防止膜１１で被覆する。本実施の形態において拡散防止膜１１はＳｉＮであり、例えばＣＶＤ法により形成される。拡散防止膜１１の膜厚は少なくとも１００ｎｍとなるようにする。膜厚が薄くなるのは側壁部、特に裾部であり、この部分の膜厚が１００ｎｍ以上となるようにする。なお、膜厚が４００ｎｍ以上であればなお望ましい。なお、拡散防止膜１１を、Ｓｉ３Ｎ４、Ｓｉ２Ｎ４、ＳｉＯＮ、ＢＮ、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ、ＣｒＯ、Ｆｅ２Ｏ３などの無機化合物により形成してもよい。
一般に、炭化珪素半導体装置は２００℃以上の高温下においての動作が想定される。このため、高温下での使用が想定されないＳｉ半導体装置と比較して、熱により発生する応力がより大きくなる。また、熱によるＣｕの拡散速度がより大きくなる。
拡散防止膜１１を被覆する有機樹脂膜１０の膜厚を３μｍ以上１００μｍ以下の範囲とした場合、拡散防止膜１１の膜厚が１００ｎｍよりも薄いと、有機樹脂膜１０の応力により拡散防止膜１１にクラックが生じる。クラックが生じると、このクラック中をＣｕ原子が拡散するような不都合なことが発生する。
図１６に示すように、写真製版によるレジストパターンをマスクとして拡散防止膜１１をＲＩＥ法等でエッチングすることにより、第２のＣｕ層９の上面の一部を露出させる。
次に、拡散防止膜１１および露出している第２のＣｕ層９の上面を被覆するように、有機樹脂膜１０を成膜する。
続いて、図１７に示すように、写真製版によるレジストパターンをマスクとしてエッチングによって開口させ有機樹脂膜による有機樹脂膜１０を成膜する。成膜はスピンコート法などで行われ、有機樹脂膜１０の膜厚は３μｍ以上１００μｍ以下の範囲とする。なお、拡散防止膜１１と有機樹脂膜１０のエッチングを共通のレジストパターンをマスクとして行うことも可能であるが、本実施の形態では、拡散防止膜１１と有機樹脂膜１０のエッチングは別々の工程にて行う。共通のレジストパターンをマスクとして用いた場合、有機樹脂膜１０のエッチング後に、レジストパターンの存在により十分な洗浄を行うことができない。このため、続いて拡散防止膜１１のエッチングを行う際に異物が混入して、形成される拡散防止膜１１のパターンに異常が生じることがある。
図１８は、本実施の形態における半導体装置の裏面外部出力電極１４形成までの製造工程を示す断面図である。
裏面外部出力電極１４は裏面バリアメタル層１３の裏面に設けられる。裏面外部出力電極１４は、ＴｉとＣｕの積層膜もしくはＴｉとＣｕを含むメタライズの積層膜で形成される。なお、Ｔｉは積層膜の接着力の改善の為に設けている為、省略は可能である。以上の工程により、本実施の形態における半導体装置（図１）が得られる。
なお、本実施の形態では、拡散防止膜１１と有機樹脂膜１０のエッチングを別々に行ったが、拡散防止膜１１の成膜に続けて有機樹脂膜１０を成膜し、１回のエッチングにより拡散防止膜１１と有機樹脂膜１０の一部を同時にエッチングして、第２のＣｕ層９の上面の一部を露出させてもよい。このように製造工程を変更することにより、エッチング工程数を１工程削減することが可能である。ただし、前述したように、エッチングの際には、異物の混入により発生するパターン形成の異常に注意を要する。
図３に、２００℃以上の高温下で一定時間動作を行った、拡散防止膜１１を有さない従来の半導体装置のＣｕ配線電極１７付近の断面のＳＥＭ写真像を示す。また、図５に、２００℃以上の高温下で一定時間動作を行った本実施の形態における半導体装置のＣｕ配線電極１７付近の断面のＳＥＭ写真像を示す。
図３においては、Ｃｕ配線電極１７（第１、第２のＣｕ層８，９）と有機樹脂膜１０との間に変質層が形成されていることがわかる。変質層が形成されると、その箇所が起点となり剥離が生じるため半導体装置の信頼性が低下する。
一方、図５においては、拡散防止膜１１（ＳｉＮ）がＣｕの有機樹脂膜１０（ＰＩ）への拡散を抑制するため、図１１のような変質層は形成されていない。このように、拡散防止膜１１が変質層の形成を抑制するため、半導体装置の信頼性を向上することが可能である。
また、本実施の形態によれば、拡散防止膜１１と有機樹脂膜１０をそれぞれ単数回で形成するため、単純な製造プロセス且つコストを抑制した方法で信頼性の高い半導体装置を得ることが出来る。
なお、半導体装置の製造方法は、上記方法に限定されない。つまり、本実施の形態における半導体装置の製造方法は、図１に示す構造を作製する方法の一例にすぎない。最終的に、図１に示す構造が得られれば、本実施の形態の説明で述べた以外の製造方法を用いても良い。
なお、本実施の形態では半導体素子をｎ型の炭化珪素ショットキーバリアダイオードとしたが、ｐ型であっても良いのは言うまでも無い。また、本実施の形態では半導体材料に炭化珪素を用いたが、その他の半導体材料を用いても良い。つまり、本実施の形態の半導体素子として、炭化珪素半導体、窒化物半導体、ダイヤモンド半導体を用いてもよい。
また、炭化珪素は、次世代高耐圧パワーデバイスの材料として注目され、高耐圧下での動作が求められる。有機樹脂膜１０中の変質層の形成は半導体装置の耐圧を低下、または不安定にさせ、デバイス破壊や不安定な動作につながりやすくなる。炭化珪素を用いて安定な高耐圧動作を実現するために、本実施の形態における半導体装置は有効である。
なお、本実施の形態では半導体素子としてショットキーバリアダイオードを用いたが、ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＰＮダイオードなど、その他のデバイスであっても良いのは言うまでも無い。配線電極材料（Ｃｕ配線電極１７）としてＣｕを用い、有機樹脂膜１０で被覆する構造であれば、あらゆる半導体素子に本実施の形態を適用することができる。
＜効果＞
本実施の形態における半導体装置は、２００℃以上で使用する半導体素子と、半導体素子と電気的に接続されたＣｕ配線電極１７と、半導体素子およびＣｕ配線電極１７を被覆する有機樹脂膜１０と、Ｃｕ配線電極１７と有機樹脂膜１０との界面に設けられ、無機膜からなる拡散防止膜１１と、を備える。
従って、Ｃｕ配線電極１７と有機樹脂膜１０との界面に拡散防止膜１１を設けたことにより、Ｃｕ、水分、酸素等の透過を抑制することが可能である。よって、２００℃以上の高温下で動作を行う場合であっても、有機樹脂膜１０とＣｕ配線電極１７との間の相互反応を抑制することが可能である。相互反応を抑制することにより、Ｃｕ配線電極１７と有機樹脂膜１０との界面に変質層などが形成されることを抑制可能なため、半導体装置の信頼性を向上させることが可能である。
特に、本実施の形態では、Ｃｕ配線電極１７（即ち第１、第２のＣｕ層８，９）の側面と、Ｃｕ配線電極１７の上面の一部を拡散防止膜１１で被覆するため、Ｃｕ配線電極１７の側面とＣｕ配線電極１７の上面の一部を有機樹脂膜１０で被覆した場合であっても、Ｃｕ配線電極１７から有機樹脂膜１０へのＣｕの拡散を抑制して、Ｃｕ配線電極１７と有機樹脂膜１０との界面に変質層が形成されることを抑制可能である。よって、半導体装置の信頼性を向上させることが可能である。
また、本実施の形態における半導体装置において、半導体素子はワイドバンドギャップ半導体を含む。従って、半導体素子の材料としてワイドバンドギャップ半導体を用いることにより、本実施の形態における半導体装置を２００℃以上の高温下で使用することが可能となる。
また、本実施の形態における半導体装置において、ワイドバンドギャップ半導体は、炭化珪素半導体、窒化物半導体、ダイヤモンド半導体のいずれかである。従って、半導体素子に用いるワイドバンドギャップ半導体を、炭化珪素半導体、窒化物半導体、ダイヤモンド半導体のいずれかとすることにより、本実施の形態における半導体装置を高温下で使用することが可能となる。
また、本実施の形態における半導体装置において、ワイドバンドギャップ半導体は、炭化珪素半導体である。従って、半導体素子に用いるワイドバンドギャップ半導体を、炭化珪素半導体とすることにより、本実施の形態における半導体装置を高温下で使用することが可能となる。
また、本実施の形態における半導体装置において、拡散防止膜１１は、Ｃｕ配線電極１７と有機樹脂膜１０との界面全面に設けられることを特徴とする。
従って、Ｃｕ配線電極１７と有機樹脂膜１０との界面全面に拡散防止膜１１を設けることにより、Ｃｕ配線電極１７と有機樹脂膜１０との界面に変質層などが形成されることをより効果的に抑制可能なため、半導体装置の信頼性をより向上させることが可能である。
また、本実施の形態における半導体装置において、Ｃｕ配線電極１７の厚み（即ち第１のＣｕ層８の厚みと第２のＣｕ層９の厚みの和）は６μｍ以上であることを特徴とする。
従って、２００℃を超える高温動作を行う半導体装置において、電極配線であるＣｕ配線電極１７の厚みを比較的厚みのある６μｍ以上とすることによって、放熱性が向上する。また、１００ｎｍ以上の膜厚の拡散防止膜１１でＣｕ配線電極１７の裾部を被覆すれば、有機樹脂膜１０の熱応力による拡散防止膜１１へのクラック発生を抑制しつつ、Ｃｕ配線電極１７から有機樹脂膜１０へのＣｕの拡散を抑制することが可能である。
また、本実施の形態における半導体装置において、Ｃｕ配線電極１７の側面は拡散防止膜１１に被覆され、Ｃｕ配線電極１７の裾部において拡散防止膜１１の厚みは１００ｎｍ以上であることを特徴とする。
従って、拡散防止膜１１の膜厚が薄くなる裾部において、拡散防止膜１１を１００ｎｍ以上の厚みとなるように形成することにより、有機樹脂膜１０の熱応力による拡散防止膜１１へのクラックの発生を抑制することが可能である。よって、半導体装置の信頼性を向上させることが可能である。
また、本実施の形態における半導体装置は、半導体素子とＣｕ配線電極１７との間にバリアメタル層（即ち、表面バリアメタル層６）をさらに備え、バリアメタル層は有機樹脂膜１０に被覆され、バリアメタル層と有機樹脂膜１０との界面には拡散防止膜１１が設けられ、バリアメタル層の厚みは１０ｎｍ以上２００ｎｍ以下であることを特徴とする。
従って、Ｃｕ配線電極１７から半導体素子に備わるショットキー電極５へのＣｕ拡散を抑制する効果を得ることが可能である。
また、本実施の形態における半導体装置において、拡散防止膜１１はＳｉＮであることを特徴とする。
従って、拡散防止膜１１をＳｉＮとすることにより、拡散防止膜１１として無機膜を形成することが可能である。
また、本実施の形態における半導体装置の拡散防止膜１１はＳｉＮであり、その組成比Ｎ／Ｓｉは０．８以上１．６以下である。従って、拡散防止膜１１として、綿密性に優れた無機膜を形成することが可能である。
また、本実施の形態における半導体装置の拡散防止膜１１はＳｉＮであり、その屈折率は１．７以上２．４以下である。従って、拡散防止膜１１の屈折率を１．７以上２．４以下とすることにより、綿密性および絶縁性の高い拡散防止膜１１を得ることが可能である。
また、本実施の形態における半導体装置の拡散防止膜１１はＳｉＮであり、その屈折率を２．４以上２．７以下としてもよい。拡散防止膜１１の屈折率を２．４以上２．７以下とすることにより、拡散防止膜１１を反絶縁性の膜とすることが可能である。
また、本実施の形態における半導体装置の拡散防止膜１１は、Ｓｉ３Ｎ４、Ｓｉ２Ｎ４、ＳｉＯＮ、ＢＮ、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ、ＣｒＯ、Ｆｅ２Ｏ３のうち、少なくとも１つを含んでもよい。従って、拡散防止膜１１をＳｉ３Ｎ４、Ｓｉ２Ｎ４、ＳｉＯＮ、ＢＮ、Ａｌ２Ｏ３、ＭｇＡｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ、ＣｒＯ、Ｆｅ２Ｏ３のいずれかにより形成することによって、拡散防止膜１１を無機膜とすることができる。
また、本実施の形態における半導体装置において、有機樹脂膜１０はポリイミドであり、当該有機樹脂膜１０の厚みは３μｍ以上１００μｍ以下であることを特徴とする。
従って、有機樹脂膜１０をポリイミドで形成することにより、有機樹脂膜１０に絶縁性を持たせることが可能である。さらに、有機樹脂膜１０の厚みは３μｍ以上１００μｍ以下にすることにより、Ｃｕ配線電極１７の厚みを例えば６μｍ以上とした場合であっても、電極の段差を被覆して、絶縁を確保することが可能である。
また、本実施の形態における半導体装置の製造方法は、（ａ）炭化珪素の下地を準備する工程と、（ｂ）下地上に電極（ショットキー電極５）を形成する工程と、（ｃ）電極上にバリアメタル層（表面バリアメタル層６）を形成する工程と、（ｄ）バリアメタル層の上面側にめっき法によりＣｕ配線電極１７を形成する工程と、（ｅ）下地上面、電極、バリアメタル層およびＣｕ配線電極１７の露出面を、無機膜からなる拡散防止膜１１で被覆する工程と、（ｆ）工程（ｅ）の後、拡散防止膜１１の一部を除去してＣｕ配線電極１７上面の一部を露出させる工程と、（ｇ）工程（ｆ）の後、拡散防止膜１１および露出しているＣｕ配線電極１７上面を有機樹脂膜１０で被覆する工程と、（ｈ）工程（ｇ）の後、有機樹脂膜１０の一部を除去してＣｕ配線電極１７上面の一部を露出させる工程と、を備える。
従って、以上の製造方法により、本実施の形態における半導体装置を製造することが可能である。また、拡散防止膜１１、有機樹脂膜１０のそれぞれを１回の工程で成膜するため、単純な製造工程かつコストを抑制して半導体装置を製造することが可能である。
また、本実施の形態における半導体装置の製造方法は、（ｉ）炭化珪素の下地を準備する工程と、（ｊ）下地上に電極（ショットキー電極５）を形成する工程と、（ｋ）電極上にバリアメタル層（表面バリアメタル層６）を形成する工程と、（ｌ）バリアメタル層の上面側にめっき法によりＣｕ配線電極１７を形成する工程と、（ｍ）下地上面、電極、バリアメタル層およびＣｕ配線電極１７の露出面を、無機膜からなる拡散防止膜１１で被覆する工程と、（ｏ）拡散防止膜１１を有機樹脂膜１０で被覆する工程と、（ｐ）工程（ｏ）の後、拡散防止膜１１および有機樹脂膜１０の一部を除去してＣｕ配線電極１７上面の一部を露出させる工程と、を備える。
従って、以上の製造方法により、本実施の形態における半導体装置を製造することが可能である。また、一度のエッチング工程により拡散防止膜１１および有機樹脂膜１０のエッチングを同時に行うため、工程数を削減することが可能である。
また、本実施の形態における半導体装置の製造方法において、Ｃｕ配線電極１７を６μｍ以上の厚みで形成することを特徴とする。
従って、Ｃｕ配線電極１７を比較的厚みのある６μｍ以上で形成することによって、放熱性が向上する。また、１００ｎｍ以上の膜厚の拡散防止膜１１でＣｕ配線電極１７を被覆すれば、有機樹脂膜１０の熱応力による拡散防止膜１１へのクラック発生を抑制しつつ、Ｃｕ配線電極１７から有機樹脂膜１０へのＣｕの拡散を抑制することが可能である。
また、本実施の形態における半導体装置の製造方法において、Ｃｕ配線電極１７の裾部は拡散防止膜１１で被覆され、当該裾部において拡散防止膜１１を１００ｎｍ以上の膜厚で形成することを特徴とする。
従って、拡散防止膜１１の膜厚が薄くなる裾部において、拡散防止膜１１を１００ｎｍ以上の厚みとなるように形成することにより、有機樹脂膜１０の熱応力による拡散防止膜１１へのクラックの発生を抑制することが可能である。よって、信頼性の高い半導体装置を製造することが可能である。
＜実施の形態２＞
図１９に本実施の形態における半導体装置の断面図を示す。本実施の形態は、実施の形態１の半導体装置に対して、金属層７を設けない構成である。その他の構成は実施の形態１（図１）と同じため、説明を省略する。
実施の形態１では、金属層７を密着性改善と、Ｃｕ拡散防止のために設けた。しかしながら、例えば、表面バリアメタル層６の材料によっては金属層７がなくても密着性が十分確保できる場合がある。また、実施の形態１と異なる製造方法（例えば、第１のＣｕ膜８を表面バリアメタル層６の上面のみに、リフトオフ形成する）を採用する場合は、ドリフト層２へのＣｕ拡散が問題とならない場合がある。
このような場合には、金属層７を設けなくてもよい。これにより、金属層７を形成する製造工程の削減が可能となり、製造工程数を削減する効果が得られる。
＜実施の形態３＞
図２０は、本実施の形態における半導体装置の断面図である。本実施の形態の半導体装置は、半導体チップ２２として、実施の形態１（図１）に示した半導体装置を含む。本実施の形態の半導体装置は、半導体チップ２２と、絶縁セラミックス２４と、複数の銅板２１，２３，２５と、冷却器２７と、樹脂２８とを備える。
絶縁セラミックス２４の上面および下面には、銅板２３と銅板２５がそれぞれ貼り付けられている。半導体チップ２２の下面（即ち、裏面外部出力電極１４の下面）は、ダイボンド材３０を介して、絶縁セラミックス２４上面に配置された銅板２３と接合されている。冷却器２７は、接合材２６を介して、絶縁セラミックス２４下面に配置された銅板２５と接合されている。ここで、ダイボンド材３０は例えばシリコン系の接着材である。接合材２６は例えば、はんだである。
また、半導体チップ２２の上面（即ち、Ｃｕ配線電極１７の上面）は、接合材２９（例えば、はんだ）を介して銅板２１と接合されている。図２０に示すように、半導体チップ２２、絶縁セラミックス２４、銅板２１，２３，２５は樹脂２８により封止されている。なお、図２０においては、冷却器２７を半導体チップ２２の下面側に設置しているが、上面側に設置してもよい。あるいは、冷却器２７を半導体チップ２２の上面側と下面側の両側に設置してもよい。また、本実施の形態では、半導体チップ２２は実施の形態１（図１）の半導体装置であったが、実施の形態２（図１９）の半導体装置であってもよい。
本実施の形態における半導体装置においては、半導体チップ２２を２００℃以上で動作させることが可能である。また、本実施の形態における半導体装置は、半導体チップ２２と冷却器２７との間の熱抵抗を抑えた構造である。よって、本実施の形態における半導体装置は、例えばインバータの小型化に有利である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ 基板、２ ドリフト層、３ ガードリング領域、４ ＪＴＥ領域、５ ショットキー電極、６ 表面バリアメタル層、７ 金属層、８ 第１のＣｕ層、９ 第２のＣｕ層、１０ 有機樹脂膜、１１ 拡散防止膜、１２ オーミック電極層、１３ 裏面バリアメタル層、１４ 裏面外部出力電極、１５ エッチングマスク、１６ レジストマスク、１７ Ｃｕ配線電極、２１，２３，２５ 銅板、２２ 半導体チップ、２４ 絶縁セラミックス、２６，２９ 接合材、２７ 冷却器、２８ 樹脂、３０ ダイボンド材。

Claims (9)

  1. ２００℃以上で使用する炭化珪素半導体素子と、
    前記炭化珪素半導体素子と電気的に接続された、厚みが６μｍ以上のＣｕ配線電極（１７）と、
    前記炭化珪素半導体素子および前記Ｃｕ配線電極（１７）を被覆する有機樹脂膜（１０）と、
    前記Ｃｕ配線電極（１７）と前記有機樹脂膜（１０）との界面に設けられ、ＳｉＮ無機膜からなる拡散防止膜（１１）と、
    を備え、
    前記有機樹脂膜（１０）はポリイミドであり、
    前記拡散防止膜（１１）は、前記Ｃｕ配線電極（１７）と前記有機樹脂膜（１０）との界面全面に設けられ、
    前記Ｃｕ配線電極（１７）の裾部において前記拡散防止膜（１１）の厚みは１００ｎｍ以上であることを特徴とする、
    半導体装置。
  2. 前記半導体素子と前記Ｃｕ配線電極（１７）との間にバリアメタル層をさらに備え、
    前記バリアメタル層は前記有機樹脂膜（１０）に被覆され、
    前記バリアメタル層と前記有機樹脂膜（１０）との界面には前記拡散防止膜（１１）が設けられ、
    前記バリアメタル層の厚みは１０ｎｍ以上２００ｎｍ以下であることを特徴とする、
    請求項１に記載の半導体装置。
  3. 前記拡散防止膜（１１）の組成比Ｎ／Ｓｉは０．８以上１．６以下である、
    請求項１に記載の半導体装置。
  4. 前記拡散防止膜（１１）の屈折率は１．７以上２．４以下である、
    請求項１に記載の半導体装置。
  5. 前記拡散防止膜（１１）の屈折率は２．４以上２．７以下であり、当該拡散防止膜は半絶縁性の膜である、
    請求項１に記載の半導体装置。
  6. 前記拡散防止膜（１１）は、Ｓｉ３Ｎ４、Ｓｉ２Ｎ４のうち、少なくとも１つを含む、
    請求項１に記載の半導体装置。
  7. 当該有機樹脂膜（１０）の厚みは３μｍ以上１００μｍ以下であることを特徴とする、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 半導体装置の製造方法であって、
    前記半導体装置は２００℃以上で使用され、
    （ａ）炭化珪素の下地を準備する工程と、
    （ｂ）前記下地上に電極を形成する工程と、
    （ｃ）前記電極上にバリアメタル層を形成する工程と、
    （ｄ）前記バリアメタル層の上面側にめっき法により６μｍ以上の厚みでＣｕ配線電極（１７）を形成する工程と、
    （ｅ）前記下地上面、前記電極、前記バリアメタル層および前記Ｃｕ配線電極（１７）の露出面を、ＳｉＮ無機膜からなる拡散防止膜（１１）で被覆する工程と、
    （ｆ）前記工程（ｅ）の後、前記拡散防止膜（１１）の一部を除去して前記Ｃｕ配線電極（１７）上面の一部を露出させる工程と、
    （ｇ）前記工程（ｆ）の後、前記拡散防止膜（１１）および露出している前記Ｃｕ配線電極（１７）上面をポリイミドからなる有機樹脂膜（１０）で被覆する工程と、
    （ｈ）前記工程（ｇ）の後、前記Ｃｕ配線電極（１７）と前記有機樹脂膜（１０）とが接触しないように前記有機樹脂膜（１０）の一部を除去して前記Ｃｕ配線電極（１７）上面の一部を露出させる工程と、
    を備え、
    前記工程（ｅ）において、前記Ｃｕ配線電極（１７）の裾部は前記拡散防止膜（１１）で被覆され、当該裾部において前記拡散防止膜（１１）を１００ｎｍ以上の膜厚で形成することを特徴とする、
    半導体装置の製造方法。
  9. 半導体装置の製造方法であって、
    前記半導体装置は２００℃以上で使用され、
    （ｉ）炭化珪素の下地を準備する工程と、
    （ｊ）前記下地上に電極を形成する工程と、
    （ｋ）前記電極上にバリアメタル層を形成する工程と、
    （ｌ）前記バリアメタル層の上面側にめっき法により６μｍ以上の厚みでＣｕ配線電極（１７）を形成する工程と、
    （ｍ）前記下地上面、前記電極、前記バリアメタル層および前記Ｃｕ配線電極（１７）の露出面を、ＳｉＮ無機膜からなる拡散防止膜（１１）で被覆する工程と、
    （ｏ）前記拡散防止膜（１１）をポリイミドからなる有機樹脂膜（１０）で被覆する工程と、
    （ｐ）前記工程（ｏ）の後、前記Ｃｕ配線電極（１７）と前記有機樹脂膜（１０）とが接触しないように前記拡散防止膜（１１）および前記有機樹脂膜（１０）の一部を除去して前記Ｃｕ配線電極（１７）上面の一部を露出させる工程と、
    を備え、
    前記工程（ｍ）において、前記Ｃｕ配線電極（１７）の裾部は前記拡散防止膜（１１）で被覆され、当該裾部において前記拡散防止膜（１１）を１００ｎｍ以上の膜厚で形成することを特徴とする、
    半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6484490B2 (ja) * 2015-04-10 2019-03-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP4386829A3 (en) * 2022-11-25 2024-08-21 STMicroelectronics International N.V. Sic-based electronic device with multilayer and multifunctional passivation, and method of manufacturing the electronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243774A (ja) * 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005106957A1 (ja) * 2004-04-30 2005-11-10 Fujitsu Limited 半導体装置及びその製造方法
JP2006108234A (ja) * 2004-10-01 2006-04-20 Denso Corp 半導体装置およびその製造方法
JP2006324565A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
JP2011049258A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法
JP2011222963A (ja) * 2010-01-15 2011-11-04 Rohm Co Ltd 半導体装置およびその製造方法
JP2012204634A (ja) * 2011-03-25 2012-10-22 Mitsubishi Electric Corp 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243774A (ja) * 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005106957A1 (ja) * 2004-04-30 2005-11-10 Fujitsu Limited 半導体装置及びその製造方法
JP2006108234A (ja) * 2004-10-01 2006-04-20 Denso Corp 半導体装置およびその製造方法
JP2006324565A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
JP2011049258A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法
JP2011222963A (ja) * 2010-01-15 2011-11-04 Rohm Co Ltd 半導体装置およびその製造方法
JP2012204634A (ja) * 2011-03-25 2012-10-22 Mitsubishi Electric Corp 半導体装置

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