JP6528793B2 - 半導体装置 - Google Patents

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Description

本発明は、電極よりも上層に保護膜が形成された半導体装置の構造に関する。
半導体基板中にダイオードやトランジスタ等の半導体素子が形成され、この上に電極(配線)が形成された半導体装置においては、絶縁体で構成された保護膜が、電極におけるボンディングワイヤが接続される部分(ボンディングパッド)以外のほぼ全面にわたり形成される。こうした保護膜を形成することによって、半導体素子が保護され、長期間にわたり半導体素子の動作を安定化させることができ、半導体装置の信頼性を高めることができる。このような保護膜は、特に高電圧が印加され大電流が流されて動作するパワー半導体素子においては、重要である。
保護膜には、高い絶縁性と共に、高い耐湿性や動作に対して悪影響を与える不純物(イオン)をブロックできることが要求される。また、半導体素子に対する機械的保護を十分に行えることも要求される。高い耐湿性や不純物に対するブロック性を得るためには、緻密な構造をもつ絶縁膜として半導体基板上に成膜できることが要求され、こうした材料として、シリコン窒化膜(Si)が知られている。半導体基板がシリコン系の材料(Si、SiC)で構成されている場合には、シリコン窒化膜を構成する元素は半導体素子の動作に悪影響を与えないために、シリコン窒化膜を特に好ましく用いることができる。
一方、高い絶縁性や半導体素子の機械的保護のためには、保護膜を十分に厚くすることが要求される。これに対して、一般的にシリコン窒化膜は内部応力や密着性の観点から剥離が発生しやすく、厚く成膜することが困難であるため、保護膜をシリコン窒化膜のみで構成することは、極めて困難である。このため、特許文献1、2に記載の構造においては、緻密ではないためにシリコン窒化膜よりもバリア性は劣るがより厚く成膜することが可能であり絶縁性も高いシリコン酸化膜(SiO)をシリコン窒化膜よりも厚く、シリコン窒化膜に積層して形成することが記載されている。この場合、シリコン窒化膜とシリコン酸化膜は、共にPCVD(プラズマCVD)等の方法によって成膜することができる。また、シリコン酸化膜とシリコン窒化膜との間の密着性は高いため、これらの間で剥離は生じにくい。更に、保護膜の最表面には、ポリイミド等の高分子材料で構成された有機膜が、塗布等によって十分に厚く形成される。有機膜とシリコン酸化膜との間の密着性も高いため、これらの間での剥離も生じにくい。
また、例えば半導体基板を構成する半導体材料がn型の炭化珪素(SiC)であり、形成される半導体素子がショットキーバリアダイオードである場合、半導体材料と直接接するショットキー電極はチタン(Ti)やモリブデン(Mo)等で構成される。これらの金属材料はショットキー障壁を構成するためには有効であるが、電気抵抗率が低くない、あるいは表面が酸化しやすいため、電気的接続をとるための電極や配線材料、ボンディングワイヤ等を接続するためのボンディングパッドを構成する材料としては好ましくない。このため、ショットキーバリアダイオード上に形成される電極構造としては、TiやMo等で構成された薄いショットキー電極の上に、電気抵抗率が低く配線材料としてより適したアルミニウム(Al)、金(Au)、銅(Cu)等で構成された金属層が厚く積層して構成され、これによって、寄生抵抗の小さなショットキーバリアダイオードを得ることができる。
上記のような保護膜は、半導体素子が形成された半導体基板のほぼ全体を覆うように形成され、電極における上記の金属層の一部が局所的に保護膜から露出するような形態とされる。この金属層の露出した部分が、ボンディングワイヤ等を接続するためのボンディングパッドとして用いられる。このような構造を用いることによって、パワー半導体素子における信頼性を高めることができる。この際、例えば厚いシリコン酸化膜や有機膜の側方から侵入する水分や不純物が半導体素子側に侵入することを十分に抑制するためには、上記のように積層構造とされた保護膜中において、シリコン窒化膜をより下側(半導体素子に近い側)に設けることが好ましい。
特開2015−170857号公報 米国特許出願公開第2016/0093748号明細書
パワー半導体素子においては、動作時に流れる電流が大きいために発熱量が大きく、冷熱サイクルに対する高い耐久性が要求される。このように冷熱サイクルが加わった場合において、上記のような厚い保護膜を形成した場合においては、保護膜にクラックが発生しやすくなった。このため、上記のような厚い保護膜を形成した場合においては、むしろ半導体装置の信頼性が低下した。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体素子が形成された半導体基板と、前記半導体基板の上面側において形成され、配線が接続される接続領域を表面に具備する電極層と、前記接続領域以外において前記半導体基板の上面側を覆う絶縁性の保護膜と、を具備し、前記電極層は、上面側において前記接続領域を構成する配線金属層を含んで構成され、前記保護膜は、前記半導体基板側に設けられシリコン窒化物で構成される第1シリコン窒化物層と、前記第1シリコン窒化物層の上に形成されシリコン酸化物で構成されるシリコン酸化物層と、を含む積層構造を具備し、前記第1シリコン窒化物層の前記電極層側に向かう端部は、前記配線金属層の端部の外側に位置するように配置され、前記シリコン酸化物層は、前記第1シリコン窒化物層上、及び前記接続領域以外の前記配線金属層上に、連続的に形成され、前記第1シリコン窒化物層の前記電極層側に向かう端部と、前記配線金属層の端部が離間して配置されたことを特徴とする。
本発明の半導体装置は、前記シリコン酸化物層に窒素が添加されたことを特徴とする。
本発明の半導体装置は、前記シリコン酸化物層の上に、前記第1シリコン窒化物層よりも厚く形成されシリコン窒化物で構成される第2シリコン窒化物層を具備することを特徴とする。
本発明の半導体装置において、前記保護膜は、前記シリコン酸化物層の上に、前記シリコン酸化物層よりも厚く形成され高分子材料で構成される有機物層を具備することを特徴とする。
本発明の半導体装置において、前記有機物層は、前記配線金属層の上において、前記シリコン酸化物層の端部を覆って形成されたことを特徴とする。
本発明の半導体装置において、前記有機物層は、前記電極層が形成されない領域において、前記シリコン酸化物層の端部を覆って形成されたことを特徴とする。
本発明の半導体装置において、前記半導体素子はショットキーバリアダイオードであり、前記電極層は、前記配線金属層と、前記配線金属層の下側で前記半導体基板を構成する半導体材料と直接接することによってショットキー障壁を形成するショットキー電極層と、を含む積層構造を具備することを特徴とする。
本発明の半導体装置は、半導体素子が形成された半導体基板と、前記半導体基板の上面側において形成され、配線が接続される接続領域を表面に具備する電極層と、前記接続領域以外において前記半導体基板の上面側を覆う絶縁性の保護膜と、を具備し、前記電極層は、上面側において前記接続領域を構成する配線金属層を含んで構成され、前記保護膜は、前記半導体基板側に設けられシリコン窒化物で構成される第1シリコン窒化物層と、前記第1シリコン窒化物層の上に形成されシリコン酸化物で構成されるシリコン酸化物層と、を含む積層構造を具備し、前記第1シリコン窒化物層の前記電極層側に向かう端部は、前記配線金属層の端部の外側に位置するように配置され、前記シリコン酸化物層は、前記第1シリコン窒化物層上、及び前記接続領域以外の前記配線金属層上に、連続的に形成され、前記半導体素子はショットキーバリアダイオードであり、前記電極層は、前記配線金属層と、前記配線金属層の下側で前記半導体基板を構成する半導体材料と直接接することによってショットキー障壁を形成するショットキー電極層と、を含む積層構造を具備し、前記ショットキー電極層は、前記配線金属層の端部よりも外側に向かって延伸する延伸部を有し、前記第1シリコン窒化物層が前記延伸部の上面にかかるように形成されたことを特徴とする。
本発明の半導体装置において、前記配線金属層は、アルミニウム(Al)、金(Au)、銅(Cu)、ニッケル(Ni)のうち少なくともいずれかを含むことを特徴とする。
本発明は以上のように構成されているので、厚い保護膜を用いた、信頼性の高い半導体装置を得ることができる。
本発明の第1の実施の形態に係る半導体装置の部分断面図である。 本発明の第2の実施の形態に係る半導体装置の部分断面図である。 本発明の第3の実施の形態に係る半導体装置の部分断面図である。 本発明の第4の実施の形態に係る半導体装置の部分断面図である。 本発明の第5の実施の形態に係る半導体装置の部分断面図である。
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においても、従来と同様に、シリコン窒化膜、シリコン酸化膜、有機膜の積層構造で構成された厚い保護膜が、半導体基板の上に形成される。ここで、シリコン窒化膜とシリコン酸化膜との間、シリコン酸化膜と有機膜との間の密着性はそれぞれ高いために剥離は生じにくい。一方、前記のような冷熱サイクルに際して発生するクラックは、保護膜と電極層との間の界面から発生することが知見された。この界面は、具体的には、保護膜中のシリコン窒化膜と、Al等で構成される電極層との間の界面である。この半導体装置においては、この点を考慮して、この界面における剥離が抑制され、これによって、保護膜のクラックが抑制される。
(第1の実施の形態)
以下、本発明の第1の実施の形態となる半導体装置について説明する。図1は、この半導体装置1の構造を示す部分断面図である。この半導体装置1は、半導体材料として炭化珪素(SiC)を用いたショットキーバリアダイオードである。このため、SiCで構成された半導体基板10が全体の基板として用いられている。
半導体基板10においては、n型SiCからなるドリフト層(半導体層)11が設けられ、その表面にはSiOで構成された絶縁層15が形成されている。絶縁層15に設けられた開口において、ドリフト層11と直接接するようにショットキー電極層21が形成されている。ショットキー電極層21を構成する材料としては、n型SiCとの間でショットキー障壁を形成する金属材料として、Ti、Mo等が用いられる。この構造によって、ドリフト層11の裏面側と接続された電極(図示せず)をカソード、ショットキー電極層21側をアノードとするショットキーバリアダイオードが形成される。また、ドリフト層11と直接接する絶縁層15の材料としてSiOを用いることにより、ドリフト層11の界面における界面順位密度を小さくすることができる。これにより、逆方向電流を小さくする等、このショットキーバリアダイオードの特性を良好とすることができる。絶縁層15に設けられた開口部によって、ショットキー接合の面積が定まる。
なお、図1において、カソード電極等を含む半導体基板10におけるドリフト層11よりも下側の層については、本願発明とは無関係であるため、記載は省略されている。また、半導体基板10の表面(図1における上側の面)においても、例えばドリフト層11中に他の層(p型層等)が形成される場合もあるが、本願発明とは無関係であるため、単純化してここではドリフト層11のみが記載されている。
ショットキー電極層21の厚さは、ドリフト層11との間で良好なショットキー接合を形成できる程度とされ、例えば100nm程度と薄く、その上には厚い配線金属層22が形成されている。配線金属層22は、Al、Au、Cu等の電気抵抗率の低い材料で、例えば4μm程度に厚く形成されるため、ショットキー電極層21と配線金属層22の積層構造で構成された電極層20全体の電気抵抗を低くすることができる。また、厚い配線金属層22の上にボンディングワイヤ等を直接接続することができる。なお、配線金属層22の表面に、めっき等によって薄いニッケル(Ni)層を形成することもできる。また、配線金属層22は、Al、Au、Cu等だけでなく、電極材料としてより好ましい特性とするために、これらを主成分とする合金で形成されていてもよい。また、ショットキー電極層21と配線金属層22との間に、他の金属層(バリアメタル層)を設けてもよい。図1においては、この半導体装置1における電極層20の端部を含む領域が部分的に示されている。
この半導体装置1においては、厚い保護膜30が、図1における右側においてショットキー電極層21、配線金属層22が形成されていない領域から、左側の配線金属層22の上側の領域にかけて形成されている。実際には、保護膜30は、半導体基板10のほぼ全面を覆って形成され、配線金属層22上の一部の領域(図1における接続領域B)のみが開口されている。接続領域Bは実際には図1における左側まで延伸しており、接続領域Bは、外部から配線(ボンディングワイヤ等)が接続されるボンディングパッドとして用いられる。接続領域Bでは、配線金属層22が露出する。
保護膜30は、下側から、シリコン窒化物(Si)で構成された第1シリコン窒化膜(第1シリコン窒化物層)31、シリコン酸化物(SiO)で構成されたシリコン酸化膜(シリコン酸化物層)32、ポリイミド(高分子材料)で構成された有機膜(有機物層)33で構成される。第1シリコン窒化膜31の厚さは100nm程度、シリコン酸化膜32の厚さはこれよりも厚い300nm程度、有機膜33の厚さはこれらよりも大幅に厚い3μm程度とされる。なお、第1シリコン窒化膜31を構成するSi、シリコン酸化膜32を構成するSiOは、それぞれ化学量論的組成である場合の材料であり、実際にはこれらの材料の組成は成膜条件等によって変動し、一般的にはその組成は正確にはSi、SiOとはならない。ここでは、このようにこれらの物質が化学量論的組成でない場合も含め、Si、SiOと記載する。第1シリコン窒化膜31、シリコン酸化膜32は、共にプラズマCVD(PCVD)法等によって成膜される。上記の組成はこの成膜条件によって制御することができる。
図1において、シリコン酸化膜32、有機膜33は絶縁層15の上と接続領域B以外における電極層20(配線金属層22)を覆って形成されるのに対し、第1シリコン窒化膜31は、絶縁層15の上においてのみ形成され、電極層20(配線金属層22)上には形成されない。このため、第1シリコン窒化膜31の電極層20側に向かう端部と、配線金属層22の端部が接さず、これらが離間する。
ここで、一般的に、緻密性がSiよりも劣るSiOで構成されたシリコン酸化膜32と、Al、Au、Cu等の金属材料で構成された配線金属層22との間の密着性は高く、シリコン酸化膜32の付着力は高い。これに対して、緻密性の高いSiで構成された第1シリコン窒化膜31と、上記のような材料で構成された配線金属層22との間の密着性は低く、第1シリコン窒化膜31の付着力は低い。また、SiOで構成された絶縁層15やシリコン酸化膜32と第1シリコン窒化膜31との間の密着性は高い。
図1の構成においては、第1シリコン窒化膜31と配線金属層22とが直接接することがなく、配線金属層22と直接接するのは、シリコン酸化膜32のみとなる。このため、図1の構造において形成される各界面の密着性は高く、剥離が生じにくくなる。
一方、図1の構造においては、水分や不純物は共に金属で構成されたショットキー電極層21、配線金属層22を透過しにくく、平面視においてショットキー電極層21、配線金属層22が形成されない領域は、緻密な第1シリコン窒化膜31で覆われている。このため、保護膜30によるバリア性が得られ、かつ、保護膜30のクラックが生じにくくなる。
上記のように保護膜30のクラックを生じにくくし、主に第1シリコン窒化膜31によるバリア性を高く、かつ主にシリコン酸化膜32、有機膜33による絶縁性、半導体素子の機械的保護能力を確保するためには、第1シリコン窒化膜31の膜厚は50〜10000nmの範囲、シリコン酸化膜32の膜厚は200〜30000nmの範囲、有機膜33の膜厚は1〜10μmの範囲とすることが特に好ましい。
なお、上記の構成において、前記の通り、第1シリコン窒化膜31とSiOで構成されたシリコン酸化膜32との間の密着性は高いものの、これらの各層においては、成膜時に内部応力が発生し、特にシリコン酸化膜32を厚く形成した場合には、この内部応力が大きくなり、例えば直下の第1シリコン窒化膜31の内部応力の方向が逆向きである場合には、両者の間で剥離が発生しやすくなる場合がある。
こうした場合においては、上記のようにSiOで構成されたシリコン酸化膜32を、SiOに対して窒素が添加されたシリコン酸窒化膜(SiON)に置き換えることもできる。SiONは、SiOやSiと同様に、PCVD法によって成膜することが可能であり、かつその性質はSiOとSiの中間的なものとなる。このため、上記のように第1シリコン窒化膜31との間で内部応力が大きく異なることは抑制され、第1シリコン窒化膜31との間での剥離は発生しにくくなる。なお、シリコン酸窒化膜の組成が正確にSiONである必要はなく、その正確な組成は成膜条件によって制御できることも、Si、SiOの場合と同様である。
(第2の実施の形態)
図2は、第2の実施の形態に係る半導体装置2の構成を図1と同様に示す断面図である。この半導体装置2においても、前記の半導体装置1と同様の半導体基板10が用いられ、絶縁層15が同様に形成されている。また、ショットキー電極層21も図1と同様に形成されている。ただし、この半導体装置2において用いられる電極層120においては、平面視において配線金属層22をショットキー電極層21よりも小さく設定している。このため、配線金属層22の外側(図2における右側)において、ショットキー電極層21は、配線金属層22側よりも延伸した延伸部Eを具備する。これに伴って、ここで用いられる保護膜130の構造が、前記の保護膜30とは異なる。
前記の半導体装置1においては、第1シリコン窒化膜31は絶縁層15上においてのみ形成されていたのに対し、この半導体装置2においては、第1シリコン窒化膜31は、絶縁層15上と、延伸部Eにおけるショットキー電極層21上にも連続的に形成されている。ただし、第1シリコン窒化膜31が配線金属層22上には形成されていない点については前記の半導体装置1と同様である。
前記の通り、Al、Au、Cu等で構成された配線金属層22と第1シリコン窒化膜21との間の密着性は良好ではないが、Ti、Mo等で構成されたショットキー電極層21と第1シリコン窒化膜21との間の密着性は、これよりも良好である。また、前記の通り、剥離には各層の内部応力が関係し、この影響は、各層が厚い場合に顕著となる。一般的には、厚く形成される配線金属層22の内部応力は、薄く形成されるショットキー電極層21の内部応力よりも大きい場合が多い。このため、第1シリコン窒化膜31と配線金属層22とが直接接すると剥離が発生しやすいが、第1シリコン窒化膜31とショットキー電極層21とは直接接しても剥離が発生しにくい。
このため、この半導体装置2においても、保護膜130の剥離が生じにくい点は同様である。一方、配線金属層22における保護膜130で覆われない領域をボンディングパッドとして用いることができる点は同様であり、第1シリコン窒化膜31によって高いバリア性が得られることも同様である。この構造においては、電極層120も部分的に第1シリコン窒化膜31に覆われるために、前記の半導体装置1よりも、保護膜130(第1シリコン窒化膜31)によるバリア性が更に高くなる。
また、前記のようにショットキー電極層21と配線金属層22との間にバリアメタル層を設けた場合には、バリアメタル層と第1シリコン窒化膜31との間の密着性が高い場合には、図1においてバリアメタル層をショットキー電極層21と同形状として第1シリコン窒化膜31がバリアメタル層の一部を覆う形態とすればよい。一方、バリアメタル層と第1シリコン窒化膜31との間の密着性が低い場合には、図1においてバリアメタル層を配線金属層22と同形状として第1シリコン窒化膜31とバリアメタル層とが直接接さない形態とすればよい。
(第3の実施の形態)
図3は、第3の実施の形態に係る半導体装置3の構造を図1、2に対応させて示す断面図である。ここで用いられる半導体基板10は前記と同様であり、ショットキー電極層21、配線金属層22で構成される電極層120については前記の半導体装置2と同様である。これに対応して、ここで用いられる保護膜230の最下層となる第1シリコン窒化膜31、その上のシリコン酸化膜32の構造も、前記の半導体装置2(保護膜130)におけるものと同様である。
この保護膜230においては、シリコン酸化膜32の上側に、第1シリコン窒化膜31と同様のSiで構成された第2シリコン窒化膜(第2シリコン窒化物層)41が形成され、この上に有機膜33が形成されている。第2シリコン窒化膜41は、第1シリコン窒化膜31と同様に、PCVD法等によって成膜することができる。ここで、第2シリコン窒化膜32の膜厚は、第1シリコン窒化膜31よりも厚くされる。
前記の通り、上記の構造において第1シリコン窒化膜31の剥離は生じにくくなるものの、第1シリコン窒化膜31の膜厚が薄い方が剥離は更に生じにくく、この膜厚は薄いことが好ましい。一方、シリコン窒化膜によるバリア性を高めるためには、シリコン窒化膜を厚くすることが好ましい。図3の構成においては、シリコン酸化膜32の上側に第2シリコン窒化膜41を更に設けることによって、シリコン窒化膜の合計の膜厚を大きくし、バリア性を補強している。この際、第2シリコン窒化膜41が配線金属層22と直接接することはなく、第2シリコン窒化膜41とシリコン酸化膜32との間の密着性は高いため、第2シリコン窒化膜41の剥離は発生しにくい。
また、配線金属層22とシリコン窒化膜との内部応力の差に基づいて剥離が発生する場合には、配線金属層22とシリコン窒化膜とが直接接さない場合において、両者の間隔は広いことが好ましい。この点において、第2シリコン窒化膜41と配線金属層22との間には厚いシリコン酸化膜32が存在するため、第2シリコン窒化膜41に対する配線金属層22の影響は小さくなる。このため、第2シリコン窒化膜41を、例えば第1シリコン窒化膜31よりも厚く形成することができる。これによって、この保護膜230によるバリア性をより高めることができる。あるいは、第2シリコン窒化膜41によってバリア性を高めることができるため、バリア性を確保した上で第1シリコン窒化膜31の膜厚を薄くすることができる。これによって、第1シリコン窒化膜31の剥離を更に抑制することができる。
このため、第2シリコン窒化膜41を設ける場合には、第1シリコン窒化膜31の膜厚は50〜1000nmの範囲、第2シリコン窒化膜41の膜厚は1000〜2000nmの範囲とすることが特に好ましい。
また、図3の構成においては、第2シリコン窒化膜41の上に有機膜33が形成されたが、第2シリコン窒化膜41の上に更にシリコン酸化膜を形成してから有機膜をその上に形成してもよい。更に、シリコン酸化膜とシリコン窒化膜を交互に多数積層させてもよい。
なお、第1〜第3の実施の形態において、有機膜33を用いなくとも十分に半導体素子の保護が行われる場合には、有機膜33は不要である。あるいは、同様に厚く形成することができ、絶縁性の高い他の材料で構成された膜を有機膜33の代わりに用いることができる。
(第4の実施の形態)
図4は、第4の実施の形態に係る半導体装置4の構造を図1等に対応させて示す断面図である。ここで用いられる保護膜330以外の構成については、前記の半導体装置1(保護膜30)におけるものと同様である。
この保護膜330においては、図中左側の電極層20(配線金属層22)上において、最上層となる有機膜33が、シリコン酸化膜32よりも左側に延伸して形成されている。これによって、シリコン酸化膜32の左側端部は、有機膜33によって覆われる。
ポリイミド等で構成された有機膜33は、塗布等によって厚く成膜することができ、配線金属層22との間の密着性も高い。また、例えば感光性ポリイミドを用いた場合には、そのパターニングも、露光・現像によって容易に行うことができる。このため、図4の構造を容易に製造することができる。
この構造においては、仮にシリコン酸化膜32と配線金属層22との界面に剥離が発生しても、この部分が厚い有機膜33で覆われるため、この剥離によってクラックが進展することが抑制される。あるいは、これらの界面が厚い有機膜33で覆われるために、剥離が発生しにくい。また、図4において、緻密でない構造を具備し厚く形成されたシリコン酸化膜32の左側端部から水分や不純物等が侵入することが、厚い有機膜33によって抑制される。このため、この半導体装置4の信頼性を特に高めることができる。
(第5の実施の形態)
図5は、第5の実施の形態に係る半導体装置5の構造を図1等に対応させて示す断面図である。ここで用いられる保護膜430以外の構成については、前記の半導体装置1、4と同様である。ここでは、図1〜4とは異なり、保護膜430の電極層20から離間した側の端部が示されている。
この保護膜430においては、図中右側の絶縁層15上において、最上層となる有機膜33が、シリコン酸化膜32よりも右側に延伸して形成されている。これによって、シリコン酸化膜32の右側端部は、有機膜33によって覆われる。
これによって、仮にシリコン酸化膜32と第1シリコン窒化膜31との界面に剥離が発生しても、この部分が厚い有機膜33で覆われるため、この剥離によってクラックが進展することが抑制される。あるいは、これらの界面が厚い有機膜33で覆われるために、剥離が発生しにくい。また、図5において、緻密でない構造を具備し厚く形成されたシリコン酸化膜32の右側端部から水分や不純物等が侵入することが、厚い有機膜3によって抑制される。このため、この半導体装置5の信頼性を特に高めることができる。
なお、上記の第1〜第5の実施の形態を適宜組み合わせることによって、更に半導体装置の信頼性を高めることもできる。例えば、第3の実施の形態(第2シリコン窒化膜41を用いた構造)に対して第4の実施の形態(電極層20上で有機膜33を延伸させた構造)、あるいは第5の実施の形態(絶縁層15上で有機膜33を延伸させた構造)を組み合わせることができる。また、第4の実施の形態と第5の実施の形態とを組み合わせた構造(図4、5における左右両側で有機膜33を延伸させた構造)を用いることもできる。
また、上記の構成では、半導体装置においてショットキーバリアダイオードが形成されるものとしたが、他の半導体素子、例えばMOSFET(パワーMOSFET)においても、表面に配線金属層(電極)及び表面において接続領域以外を覆う保護膜が形成される限りにおいて、上記の構成は有効である。例えば、保護膜から露出する金属層(ボンディングパッド)が複数設けられる場合には、各ボンディングパッド毎に図1〜4の構造が実現されるように保護膜を構成することができる。この場合においては、電極層20の半導体基板10側の金属は、ショットキー電極に限定されるものではなく、半導体基板10と良好なオーミックコンタクトを形成できる金属(例えばTi、Ni等)により形成することもできる。また、半導体基板を構成する材料としては、SiC以外にも、Siや様々な化合物半導体を用いることができる。
また、上記の構成においては、第1、第2のシリコン窒化膜を構成する材料としてSiあるいはこの組成が化学量論的組成からずれた絶縁体が、シリコン酸化膜を構成する材料としてSiO、SiONあるいはこれらの組成が化学量論的組成からずれた絶縁体が、それぞれ用いられた。しかしながら、第1、第2のシリコン窒化膜によってシリコン酸化膜よりも高いバリア性が得られ、かつシリコン酸化膜において剥離が第1のシリコン窒化膜よりも発生しにくく、かつこれらの層で高い絶縁性が得られる限りにおいて、上記の各材料に他の物質が添加されていてもよい。また、シリコン窒化膜層やシリコン酸化膜層が積層構造においてそれぞれ複数用いられる場合において、各シリコン窒化膜層、各シリコン酸化膜層の組成がそれぞれ同一である必要はない。
1、2、3、4、5 半導体装置
10 半導体基板
11 ドリフト層(半導体層)
15 絶縁層
20、120 電極層
21 ショットキー電極層
22 配線金属層
30、130、230、330、430 保護膜
31 第1シリコン窒化膜(第1シリコン窒化物層)
32 シリコン酸化膜(シリコン酸化物層)
33 有機膜(有機物層)
41 第2シリコン窒化膜(第2シリコン窒化物層)
B 接続領域
E 延伸部

Claims (9)

  1. 半導体素子が形成された半導体基板と、
    前記半導体基板の上面側において形成され、配線が接続される接続領域を表面に具備する電極層と、
    前記接続領域以外において前記半導体基板の上面側を覆う絶縁性の保護膜と、を具備し、
    前記電極層は、上面側において前記接続領域を構成する配線金属層を含んで構成され、
    前記保護膜は、
    前記半導体基板側に設けられシリコン窒化物で構成される第1シリコン窒化物層と、
    前記第1シリコン窒化物層の上に形成されシリコン酸化物で構成されるシリコン酸化物層と、
    を含む積層構造を具備し、
    前記第1シリコン窒化物層の前記電極層側に向かう端部は、前記配線金属層の端部の外側に位置するように配置され、
    前記シリコン酸化物層は、前記第1シリコン窒化物層上、及び前記接続領域以外の前記配線金属層上に、連続的に形成され、
    前記第1シリコン窒化物層の前記電極層側に向かう端部と、前記配線金属層の端部が離間して配置されたことを特徴とする半導体装置
  2. 前記シリコン酸化物層に窒素が添加されたことを特徴とする請求項に記載の半導体装置。
  3. 前記シリコン酸化物層の上に、前記第1シリコン窒化物層よりも厚く形成されシリコン窒化物で構成される第2シリコン窒化物層を具備することを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記保護膜は、
    前記シリコン酸化物層の上に、前記シリコン酸化物層よりも厚く形成され高分子材料で構成される有機物層を具備することを特徴とする請求項1から請求項までのいずれか1項に記載の半導体装置。
  5. 前記有機物層は、前記配線金属層の上において、前記シリコン酸化物層の端部を覆って形成されたことを特徴とする請求項に記載の半導体装置。
  6. 前記有機物層は、前記電極層が形成されない領域において、前記シリコン酸化物層の端部を覆って形成されたことを特徴とする請求項又はに記載の半導体装置。
  7. 前記半導体素子はショットキーバリアダイオードであり、
    前記電極層は、
    前記配線金属層と、
    前記配線金属層の下側で前記半導体基板を構成する半導体材料と直接接することによってショットキー障壁を形成するショットキー電極層と、
    を含む積層構造を具備することを特徴とする請求項1から請求項までのいずれか1項に記載の半導体装置。
  8. 半導体素子が形成された半導体基板と、
    前記半導体基板の上面側において形成され、配線が接続される接続領域を表面に具備する電極層と、
    前記接続領域以外において前記半導体基板の上面側を覆う絶縁性の保護膜と、を具備し、
    前記電極層は、上面側において前記接続領域を構成する配線金属層を含んで構成され、
    前記保護膜は、
    前記半導体基板側に設けられシリコン窒化物で構成される第1シリコン窒化物層と、
    前記第1シリコン窒化物層の上に形成されシリコン酸化物で構成されるシリコン酸化物層と、
    を含む積層構造を具備し、
    前記第1シリコン窒化物層の前記電極層側に向かう端部は、前記配線金属層の端部の外側に位置するように配置され、
    前記シリコン酸化物層は、前記第1シリコン窒化物層上、及び前記接続領域以外の前記配線金属層上に、連続的に形成され、
    前記半導体素子はショットキーバリアダイオードであり、
    前記電極層は、
    前記配線金属層と、
    前記配線金属層の下側で前記半導体基板を構成する半導体材料と直接接することによってショットキー障壁を形成するショットキー電極層と、
    を含む積層構造を具備し、
    前記ショットキー電極層は、前記配線金属層の端部よりも外側に向かって延伸する延伸部を有し、
    前記第1シリコン窒化物層が前記延伸部の上面にかかるように形成されたことを特徴とする半導体装置
  9. 前記配線金属層は、アルミニウム(Al)、金(Au)、銅(Cu)、ニッケル(Ni)のうち少なくともいずれかを含むことを特徴とする請求項1から請求項までのいずれか1項に記載の半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535590B2 (en) * 2017-12-29 2020-01-14 Intel Corporation Multi-layer solder resists for semiconductor device package surfaces and methods of assembling same
JP7131155B2 (ja) * 2018-07-18 2022-09-06 サンケン電気株式会社 半導体装置
US10957664B2 (en) * 2019-05-29 2021-03-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP2022043997A (ja) 2020-09-04 2022-03-16 エスティーマイクロエレクトロニクス エス.アール.エル. 信頼性を改善した電子装置の要素の製造方法、及び関連要素、電子装置、及び電子機器
EP3975265A1 (en) * 2020-09-28 2022-03-30 Nexperia B.V. A semiconductor device and a method of manufacturing of a semiconductor device
CN117836906A (zh) * 2021-10-21 2024-04-05 住友电气工业株式会社 半导体器件
IT202100029939A1 (it) 2021-11-26 2023-05-26 St Microelectronics Srl Metodo di fabbricazione di un elemento di ancoraggio di un dispositivo elettronico basato su sic, elemento di ancoraggio, e dispositivo elettronico

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04184932A (ja) * 1990-11-20 1992-07-01 Sony Corp パッシベーション膜の形成方法
JP2000091338A (ja) * 1998-09-16 2000-03-31 Seiko Epson Corp 半導体装置及びその製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
TWI245345B (en) * 2005-02-17 2005-12-11 Touch Micro System Tech Method of forming a wear-resistant dielectric layer
US9607955B2 (en) * 2010-11-10 2017-03-28 Cree, Inc. Contact pad
US9991399B2 (en) * 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
WO2016162987A1 (ja) * 2015-04-08 2016-10-13 株式会社日立製作所 半導体装置および半導体モジュール

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