KR101995933B1 - 반도체장치와 그 제조방법 - Google Patents

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겐타 하시모토
노리유키 가키모토
슈지 요네다
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Abstract

표면전극의 크랙을 억제함과 함께 반도체 기판에 대한 스트레스를 경감한다.
반도체장치에 있어서, 반도체 기판과, 상기 반도체 기판의 표면을 덮는 표면전극과, 상기 표면전극의 표면의 일부를 덮는 절연 보호막과, 상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가진다. 상기 표면전극이, 상기 반도체 기판 상에 배치되어 있는 제 1 금속막과, 상기 제 1 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 2 금속막과, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 2 금속막보다도 낮은 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 3 금속막을 가진다.

Description

반도체장치와 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 명세서에 개시의 기술은, 반도체장치와 그 제조방법에 관한 것이다.
특허문헌 1에는, 반도체 기판의 표면을 덮는 표면전극을 구비하는 반도체장치가 개시되어 있다. 이 표면전극은, 하부 금속막과, 하부 금속막의 표면에 접하는 고강도 금속막과, 고강도 금속막의 표면에 접하는 상부 금속막을 가진다. 이 구성에 의하면, 와이어 본딩에 의한 반도체 기판에의 데미지를 억제할 수 있다.
일본국 공개특허 특개2011-249491호 공보
표면전극의 일부를 덮는 절연 보호막과, 절연 보호막의 표면으로부터 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가지는 반도체장치가 알려져 있다. 솔더 접합용 금속막은, 외부의 단자에 대하여 솔더에 의해 접합되는 금속막이다. 솔더 접합용 금속막이 표면전극의 표면뿐만 아니라 절연 보호막의 표면을 덮고 있음으로써, 솔더 접합용 금속막의 형성범위에 위치 어긋남이 생겼을 경우에, 표면전극의 일부가 노출되는 것을 방지할 수 있다. 이 종류의 반도체장치에서는, 표면전극과 절연 보호막과 솔더 접합용 금속막이 서로 접하는 삼중 접촉부에서 높은 열응력이 생기기 쉽고, 그 위치를 기점으로 하여 표면전극에 크랙이 생길 경우가 있다.
본원발명자들은, 이 종류의 반도체장치의 표면전극에 특허문헌 1의 구조를 채용함으로써, 표면전극의 크랙을 억제하는 것을 검토했다. 그러나, 특허문헌 1의 구조를 채용했다고 하여도, 삼중 접촉부를 기점으로 하여 상부 금속막에 크랙이 생길 경우가 있다. 크랙이 생기면, 크랙의 진전을 고강도 금속막에서 정지시키는 것은 어렵다. 이에 대하여 표면전극 전체의 강도를 향상시키는 것도 생각할 수 있지만, 이 경우, 표면전극과 반도체 기판의 사이에서 높은 열응력이 생기게 되어, 반도체 기판에 대한 스트레스가 증가한다.
따라서, 본 명세서에서는, 표면전극의 크랙을 억제함과 함께 반도체 기판에 대한 스트레스를 경감하는 기술을 제공한다.
본 명세서에 개시의 반도체장치는, 반도체 기판과, 상기 반도체 기판의 표면을 덮는 표면전극과, 상기 표면전극의 표면의 일부를 덮는 절연 보호막과, 상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가진다. 상기 표면전극이, 상기 반도체 기판 상에 배치되어 있는 제 1 금속막과, 상기 제 1 금속막의 표면에 접하고 있는 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 2 금속막과, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 2 금속막보다도 낮은 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 3 금속막을 가진다.
이 반도체장치에서는, 표면전극의 제 2 금속막이 높은 인장강도를 가진다. 또한, 제 2 금속막보다도 반도체 기판측에, 인장강도가 작은 제 1 금속막이 배치되어 있다. 인장강도가 작은 제 1 금속막은, 응력에 따라 유연하게 변형할 수 있다. 이 때문에, 표면전극과 반도체 기판 사이에서 높은 열응력이 생기는 것이 억제되어, 반도체 기판에 대한 스트레스가 경감된다. 또한, 이 반도체장치에서는, 제 2 금속막보다도 표면측(절연 보호막 및 솔더 접합용 금속막측)에, 제 3 금속막이 배치되어 있다. 제 3 금속막의 인장강도는, 제 2 금속막보다 낮지만, 제 1 금속막보다 높다. 이 때문에, 삼중 접촉부에서 높은 열응력이 생겼다고 하여도, 제 3 금속막에 크랙이 생기기 어렵다. 따라서, 표면전극에 크랙이 생기기 어렵다.
도 1은 실시예 1의 반도체장치의 단면도이다.
도 2는 결정립경과 내구성의 관계를 나타내는 그래프이다.
도 3은 실시예 1의 반도체장치의 제조방법을 나타내는 플로우 차트이다.
도 4는 제 2 금속막의 재료와 제 3 금속막의 결정립경의 관계를 나타내는 그래프이다.
도 5는 제 3 금속막의 막 두께와 제 3 금속막의 결정립경의 관계를 나타내는 그래프이다.
도 6은 실시예 2의 반도체장치의 단면도이다.
도 7은 실시예 3의 반도체장치의 단면도이다.
도 8은 실시예 4의 반도체장치의 단면도이다.
도 9는 실시예 5의 반도체장치의 단면도이다.
도 10은 실시예 5의 반도체장치의 제조방법을 나타내는 플로우 차트이다.
도 11은 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.
도 12는 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.
도 13은 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.
[실시예]
도 1에 나타내는 실시예 1의 반도체장치(10)는, 반도체 기판(12)을 가지고 있다. 반도체 기판(12)의 상면(12a)에는, 트렌치가 설치되어 있다. 각 트렌치 내에, 게이트 전극(30)과 게이트 절연막(32)이 배치되어 있다. 게이트 전극(30)의 상면은, 층간 절연막(62)으로 덮여 있다. 반도체 기판(12) 내에는, n형의 이미터 영역(22), p형의 바디 콘택트 영역(24), p형의 바디 영역(25), n형의 드리프트 영역(26) 및 p형의 컬렉터 영역(27)이 설치되어 있다. 반도체 기판(12)의 상면(12a)에는, 표면전극(50)이 배치되어 있다. 반도체 기판(12)의 하면(12b)에는, 하부 전극(64)이 배치되어 있다. 이미터 영역(22), 바디 콘택트 영역(24), 바디 영역(25), 드리프트 영역(26), 컬렉터 영역(27), 게이트 전극(30) 등에 의해, IGBT(Insulated Gate Bipolar Transistor)가 구성되어 있다. 표면전극(50)은, IGBT의 이미터 전극으로서 기능한다. 하부 전극(64)은, IGBT의 컬렉터 전극으로서 기능한다.
표면전극(50)은, 제 1 금속막(51), 제 2 금속막(52) 및 제 3 금속막(53)을 가지고 있다.
제 1 금속막(51)은, 반도체 기판(12)의 상면(12a) 상에 배치되어 있다. 제 1 금속막(51)은, 층간 절연막(62)에 의해 게이트 전극(30)으로부터 절연되어 있다. 제 1 금속막(51)은, 층간 절연막(62)이 존재하지 않는 범위에서, 반도체 기판(12)의 상면(12a)에 접하고 있다. 제 1 금속막(51)은, AlSi(알루미늄과 실리콘의 합금)를 주재료로 하는 금속막이다. 제 1 금속막(51)은, 이미터 영역(22) 및 바디 콘택트 영역(24)에 대하여 오믹(ohmic) 접촉하고 있다.
제 2 금속막(52)은, 제 1 금속막(51)의 표면에 접하고 있다. 제 2 금속막(52)은, 제 1 금속막(51)의 표면 전체를 덮고 있다. 제 2 금속막(52)은, Ti(티탄) 또는 TiN(질화 티탄)을 주재료로 하는 금속막이다. 제 2 금속막(52)의 인장강도는, 제 1 금속막(51)의 인장강도보다도 높다.
제 3 금속막(53)은, 제 2 금속막(52)의 표면에 접하고 있다. 제 3 금속막(53)은, 제 2 금속막(52)의 표면 전체를 덮고 있다. 제 3 금속막(53)은, AlSi를 주재료로 하는 금속막이다. 제 3 금속막(53)의 AlSi의 결정립경은, 제 1 금속막(51)의 AlSi의 결정립경보다도 작다. 일반적으로, 결정립경이 작을수록, 금속의 강도는 높아진다. 이 때문에, 제 3 금속막(53)의 인장강도는, 제 1 금속막(51)의 인장강도보다도 높다.
표면전극(50)의 표면의 외주부는, 절연 보호막(56)에 의해 덮여 있다. 절연 보호막(56)은, 폴리이미드에 의해 구성되어 있다. 절연 보호막(56)은, 표면전극(50)(즉, 제 3 금속막(53))에 접하고 있다. 표면전극(50)의 표면의 중앙부는, 절연 보호막(56)에 덮여 있지 않다.
절연 보호막(56)의 표면과 표면전극(50)의 표면에 걸치는 범위는, 솔더 접합용 금속막(58)에 덮여 있다. 솔더 접합용 금속막(58)은, 솔더 젖음성을 가지는 금속에 의해 구성되어 있다. 본 실시예에서는, 솔더 접합용 금속막(58)은, 니켈을 주성분으로 하는 금속막이다. 솔더 접합용 금속막(58)은, 절연 보호막(56)에 덮여 있지 않는 범위의 표면전극(50)의 표면 전역을 덮고 있다. 솔더 접합용 금속막(58)의 표면은, 솔더층(60)에 의해 덮여 있다. 솔더 접합용 금속막(58)은, 솔더층(60)에 의해, 도시하지 않은 단자에 접속되어 있다.
상술한 바와 같이, 솔더 접합용 금속막(58)은, 절연 보호막(56)과 표면전극(50)에 접하고 있다. 특히, 절연 보호막(56)의 단부에서는, 솔더 접합용 금속막(58)과, 절연 보호막(56)과, 표면전극(50)(즉, 제 3 금속막(53))이 서로 접하고 있다. 이하에서는, 이들이 서로 접촉하고 있는 개소를, 삼중 접촉부(90)라고 한다.
반도체장치(10)의 동작 중에, 반도체 기판(12)이 반복하여 발열한다. 이 때문에, 반도체장치(10)의 전체의 온도가, 반복하여 변화된다. 반도체장치(10)를 구성하는 각 재료의 선팽창계수가 다르기 때문에, 온도 변화 시에 각 재료의 팽창률이 다르다. 이 때문에, 반도체장치(10)의 내부에 열응력이 생긴다. 특히, 삼중 접촉부(90)에서는, 선팽창계수가 다른 3개의 재료가 서로 접하고 있으므로, 높은 열응력이 생긴다. 표면전극(50)으로서 종래의 구조(AlSi를 주성분으로 하는 단층의 금속막에 의해 구성되어 있는 구조)를 채용하면, 삼중 접촉부(90)에 반복하여 높은 열응력이 가해짐으로써, 표면전극(50)에 크랙이 생기기 쉽다. 이에 비하여 실시예 1의 반도체장치(10)에서는, 제 2 금속막(52)과 제 3 금속막(53)에 의해 표면전극(50)의 크랙이 억제된다. 즉, 실시예 1의 반도체장치(10)에서는, 표면전극(50)이, 중간층으로서 인장강도가 높은 제 2 금속막(52)을 가지고 있다. 제 2 금속막(52)에 의해, 표면전극(50) 전체가 보강되어 있다. 또한, 표면전극(50)의 최표층인 제 3 금속막(53)의 결정립경이 작아, 이에 의해 제 3 금속막(53)의 인장강도가 높게 되어 있다. 이 때문에, 삼중 접촉부(90)에 높은 열응력이 반복하여 생겨도, 제 3 금속막(53)에 크랙이 생기기 어렵다. 또한, 가령 제 3 금속막(53)에 크랙이 생겼다고 하여도, 제 3 금속막(53)의 결정립경이 작으므로, 크랙이 진전되기 어렵다. 이 때문에, 반도체장치(10)에 의하면, 표면전극(50)의 크랙에 의한 특성 열화를 억제할 수 있다.
또한, 도 2는, 결정립경이 다른 제 3 금속막(53)에 대하여 열 사이클 시험을 행한 결과를 나타내고 있다. 도 2의 세로축은, 크랙에 의한 특성 열화가 생겼을 때의 열 사이클 수를 나타내고 있다. 도 2에 나타내는 바와 같이, 결정립경이 작을수록, 제 3 금속막(53)에 크랙이 생기기 어려운 것을 알 수 있다.
또한, 반도체장치(10)가 온도 변화하면, 표면전극(50)과 반도체 기판(12)의 계면에서도 열응력이 발생한다. 그러나, 본 실시예에서는, 표면전극(50)의 반도체 기판(12)에 접하는 부분이, 인장강도가 작은 제 1 금속막(51)에 의해 구성되어 있다. 제 1 금속막(51)의 유연성에 의해, 표면전극(50)과 반도체 기판(12)의 계면에 있어서의 열응력이 완화된다. 따라서, 반도체 기판(12)에 가해지는 스트레스가 저감된다.
이상에서 설명한 바와 같이, 반도체장치(10)에 의하면, 표면전극(50)의 크랙을 억제할 수 있는 것과 함께, 표면전극(50)으로부터 반도체 기판(12)에 가해지는 열응력을 저감할 수 있다.
다음으로, 반도체장치(10)의 제조방법에 대해서 설명한다. 도 3은, 반도체장치(10)의 제조방법을 나타내는 플로우 차트이다. 단계(S2)에서는, 종래 공지의 방법에 의해, IGBT의 상면측의 구조(게이트 전극(30), 게이트 절연막(32), 층간 절연막(62), 이미터 영역(22), 바디 콘택트 영역(24), 바디 영역(25))를 형성한다. 다음으로, 단계(S4)에서, 반도체 기판(12) 상에 AlSi를 주성분으로 하는 금속막을 성장시킴으로써, 제 1 금속막(51)을 형성한다. 다음으로, 단계(S6)에서, 제 1 금속막(51) 상에 Ti 또는 TiN을 주성분으로 하는 금속막을 성장시킴으로써, 제 2 금속막(52)을 형성한다. 다음으로, 단계(S8)에서, 제 2 금속막(52) 상에 AlSi를 주성분으로 하는 금속막을 성장시킴으로써, 제 3 금속막(53)을 형성한다. 이에 의해, 표면전극(50)이 완성된다. 제 3 금속막(53)(즉, AlSi를 주성분으로 하는 금속막)을 성장시킬 때에는, 베이스의 재료에 의해 제 3 금속막(53)의 결정립경이 변화된다. 도 4는, 제 3 금속막(53)을 성장시킬 때에 있어서의 제 2 금속막(52)의 재료(가로축)와 제 3 금속막(53)의 결정립경(세로축)의 관계를 나타내고 있다. 도 4의 「없음」은, 제 2 금속막(52)을 설치하지 않고, 반도체 기판(12) 상에 AlSi를 주성분으로 하는 금속막을 성장시켰을 경우를 나타내고 있다. 도 4에 나타내는 바와 같이, 제 2 금속막(52)의 주성분을 Ti 또는 TiN으로 함으로써, 그 상부에 성장하는 제 3 금속막(53)의 결정립경을 작게 할 수 있다. 또한, 도 5는, 제 2 금속막(52)의 주성분을 TiN으로 했을 경우에 있어서, 제 3 금속막(53)의 두께(가로축)와 결정립경(세로축)의 관계를 나타내고 있다. 도 5에 나타내는 바와 같이, 제 3 금속막(53)의 두께가 얇을수록, 제 3 금속막(53)의 결정립경이 작아진다. 이와 같이, 이 방법에 의하면, 제 3 금속막(53)의 결정립경을 조정할 수 있으며, 제 3 금속막(53)의 결정립경을 제 1 금속막(51)의 결정립경보다도 작게 할 수 있다. 상술한 바와 같이, 결정립경이 작을수록, 금속의 강도가 높아진다. 따라서, 이 방법에 의하면, 제 1 금속막(51)보다도 인장강도가 높은 제 3 금속막(53)을 형성할 수 있다. 또한, 결정립경을 작게 하기 위해서는 제 3 금속막(53)의 두께가 얇은 쪽이 좋지만, 응력을 견디어내기 위해서 제 3 금속막(53)은 어느 정도의 두께를 가지는 것이 바람직하다. 따라서, 제 3 금속막(53)의 두께는, 1∼4㎛가 바람직하다. 제 2 금속막(52)의 두께는, 단차의 피복성 등을 고려하여, 30∼500㎚로 하는 것이 바람직하다. 제 1 금속막(51)의 두께는, 층간 절연막(62)을 피복하기 위해서, 1∼4㎛로 하는 것이 바람직하다.
표면전극(50)이 완성되면, 단계(S10)에서, 표면전극(50)의 외주부를 덮도록 절연 보호막(56)을 형성한다. 다음으로, 단계(S12)에서, 절연 보호막(56)의 표면과 표면전극(50)의 표면에 걸치는 범위를 덮도록, 솔더 접합용 금속막(58)을 형성한다. 다음으로, 단계(S14)에서, 반도체 기판(12)에 컬렉터 영역(27)을 형성한다. 다음으로, 단계(S16)에서, 반도체 기판(12)의 하면(12b)에 하부 전극(64)을 형성한다. 이상의 공정에 의해, 반도체장치(10)가 완성된다. 그 후, 반도체장치(10)를 실장할 때, 솔더 접합용 금속막(58)이, 솔더층(60)에 의해 외부의 단자에 접속된다.
[실시예 2]
상술한 실시예 1에서는, 표면전극(50)의 최표층이 제 3 금속막(53)에 의해 구성되어 있었다. 실시예 2에서는, 도 6에 나타내는 바와 같이, 표면전극(50)이 제 3 금속막(53)의 표면을 덮는 제 4 금속막(54)을 가지고 있다. 제 4 금속막(54)은, 제 2 금속막(52)과 같은 정도로 높은 인장강도를 가지는 금속막이며, 예를 들면 Ti 또는 TiN을 주재료로 하는 금속막이다. 제 4 금속막(54)은, 절연 보호막(56) 및 솔더 접합용 금속막(58)에 접하고 있다. 이 구성에 의하면, 인장강도가 높은 제 4 금속막(54)에 의해, 표면전극(50)의 크랙이 더욱 효과적으로 억제된다.
[실시예 3]
상술한 실시예 1에서는, 제 2 금속막(52)이, 표면전극(50)의 가로방향 전역에 설치되어 있었다. 실시예 3에서는, 도 7에 나타내는 바와 같이, 표면전극(50)의 외주부(절연 보호막(56)의 하부)의 일부에 있어서, 제 2 금속막(52)이 설치되어 있지 않다. 이와 같이, 높은 응력이 가해지지 않는 개소에서는, 제 2 금속막(52)을 없애도 된다. 또한, 삼중 접촉부(90)를 기점으로 생기는 열응력은, 삼중 접촉부(90)로부터 약 30㎛의 범위 내에 작용하며, 삼중 접촉부(90)로부터 약 20㎛의 범위 내에서 특히 강하게 작용한다. 따라서, 제 2 금속막(52)이 존재하지 않는 부분과 삼중 접촉부(90)의 사이의 거리(L1)를, 20㎛ 이상으로 하는 것이 바람직하고, 30㎛ 이상으로 하는 것이 더욱 바람직하다.
[실시예 4]
실시예 4에서는, 도 8에 나타내는 바와 같이, 제 3 금속막(53)이, 주요 금속층(70)과, 주요 금속층(70) 내에 분산된 금속입자(72)를 가지고 있다. 주요 금속층(70)은, AlSi를 주성분으로 하는 금속에 의해 구성되어 있다. 금속입자(72)는, Cu(구리)를 주성분으로 하는 금속에 의해 구성되어 있다. 금속입자(72)의 인장강도는, 주요 금속층(70)의 인장강도보다도 높다. 또한, 금속입자(72)의 저항률은, 주요 금속층(70)의 저항률보다도 낮다. 또한, 금속입자(72)는, 0.5wt％ 이상의 구성 비율로 제 3 금속막(53) 내에 존재하는 것이 바람직하다.
주요 금속층(70) 내에 금속입자(72)가 분산되어 있으면, 주요 금속층(70)의 AlSi의 결정립경이 작아진다. 이 때문에, 제 3 금속막(53)의 인장강도가 높아진다. 또한, 금속입자(72)의 인장강도가 높으므로, 이에 의해서도 제 3 금속막(53)의 인장강도가 높아진다. 따라서, 실시예 4의 구성에 의하면, 제 3 금속막(53)의 인장강도를 보다 높게 할 수 있으며, 표면전극(50)의 크랙을 더욱 효과적으로 억제할 수 있다.
또한, AlSi(즉, 주요 금속층(70))의 결정립경이 작아지면, AlSi의 저항률이 높아진다. 그러나, 실시예 4에서는, 금속입자(72)의 저항률이 낮으므로, 주요 금속층(70)의 저항률이 높아져도, 제 3 금속막(53)의 저항이 그 정도로 상승하지 않는다. 즉, 이 구성에 의하면, 결정립경이 작아지는 것에 의한 제 3 금속막(53)의 저항 증대를 억제할 수 있다.
실시예 4의 반도체장치의 제조방법은, 단계(S8)가 실시예 1의 제조방법과는 다르고, 그 외의 공정은 실시예 1의 제조방법과 같다. 실시예 4의 단계(S8)에서는, 주요 금속층(70) 내에 금속입자(72)를 분산시키면서 제 2 금속막(52) 상에 제 3 금속막(53)을 성장시킨다. 이와 같이 제 3 금속막(53)을 성장시키면, 주요 금속층(70)의 결정립경이 작아진다. 따라서, 제 3 금속막(53)의 인장강도를 높일 수 있다. 또한, 제 3 금속막(53)을 성장시킬 때, 제 2 금속막(52)에 의해, 금속입자(72)가 제 1 금속막(51)이나 반도체 기판(12)에 확산하는 것이 방지된다.
[실시예 5]
상술한 실시예 1에서는, 제 2 금속막(52)이, 표면전극(50)의 가로방향 전역에 설치되어 있었다. 이에 비하여 실시예 5에서는, 도 9에 나타내는 바와 같이, 제 2 금속막(52)이, 삼중 접촉부(90)의 하부에만 설치되어 있다. 즉, 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 제 1 금속막(51), 제 2 금속막(52) 및 제 3 금속막(53)의 적층구조(50a)가, 삼중 접촉부(90)와 중복하는 범위에만 설치되어 있다. 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 적층구조(50a)는, 삼중 접촉부(90)로부터 30㎛ 이내의 범위에만 설치되어 있다. 적층구조(50a)가 설치되어 있지 않은 범위에서는, 표면전극(50)이, AlSi로 이루어지는 단일의 금속막(50b)으로 구성되어 있다. 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 적층구조(50a)는, 삼중 접촉부(90)를 따라 설치되어 있다. 이 때문에, 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 삼중 접촉부(90)의 전체가, 적층구조(50a)와 중복하고 있다.
상술한 바와 같이, 제 1 금속막(51), 제 2 금속막(52)및 제 3 금속막(53)의 적층구조(50a)는, 삼중 접촉부(90)에서 생기는 열응력에 대하여 높은 내성을 가진다. 실시예 5에서는, 삼중 접촉부(90)의 하부에 적층구조(50a)가 설치되어 있기 때문에, 삼중 접촉부(90)에서 생기는 응력은, 적층구조(50a)에 가해진다. 따라서, 표면전극(50)에 크랙이 생기는 것이 억제된다.
또한, 삼중 접촉부(90)로부터 떨어진 위치(특히, 30㎛ 이상 멀어진 범위)에는, 표면전극(50)이, 적층구조(50a)가 아닌, 금속막(50b)에 의해 구성되어 있다. 금속막(50b)의 열응력에 대한 내성은 그 정도로 높지 않지만, 삼중 접촉부(90)로부터 떨어진 위치에 금속막(50b)이 배치되어 있으므로, 금속막(50b)에는 그 정도로 높은 열응력은 가해지지 않는다. 따라서, 금속막(50b)에도, 크랙이 생기는 것이 억제된다.
또한, 실시예 1에서는, 제 2 금속막(52)과 반도체 기판(12)의 사이에 유연성을 가지는 제 1 금속막(51)이 설치되어 있지만, 인장 강도가 높은 제 2 금속막(52)이 표면전극(50)의 가로방향 전역에 설치되어 있기 때문에, 반도체 기판(12)에 비교적 높은 열응력이 가해진다. 이 때문에, 열응력에 의해, 반도체 기판(12)에 휨이 생길 경우가 있다. 이에 비하여, 실시예 5에서는, 삼중 접촉부(90)의 직하(直下) 이외의 부분에서, 표면전극(50)이 유연성을 가지는 금속막(50b)(즉, AlSi)에 의해 구성되어 있다. 특히, 삼중 접촉부(90)로부터의 열응력이 거의 가해지지 않는 범위(즉, 삼중 접촉부(90)로부터 30㎛ 이상 떨어진 범위)의 전체에서, 표면전극(50)이 금속막(50b)에 의해 구성되어 있다. 이 때문에, 반도체 기판(12)에 가해지는 열응력이 작아, 반도체 기판(12)의 휨이 억제된다. 이와 같이, 실시예 5에서는, 고온 시에 있어서의 반도체 기판(12)의 휨을, 실시예 1보다도 억제할 수 있다.
도 10은, 실시예 5의 반도체장치의 제조방법을 나타내고 있다. 도 10의 제조방법에는, 도 3의 제조방법에 비하여, 단계(S7)가 부가되어 있다. 단계(S2∼S6)는, 도 3(즉, 실시예 1)과 동일하게 실시된다. 다음으로, 단계(S7)에 있어서, 제 2 금속막(52)을 에칭한다. 이에 의해, 도 11에 나타내는 바와 같이, 제 1 금속막(51)의 표면의 일부에 제 2 금속막(52)을 잔존시키고, 그 외의 부분의 제 2 금속막(52)을 제거한다. 다음으로, 단계(S8)에 있어서, 도 12에 나타내는 바와 같이, 제 1 금속막(51)과 제 2 금속막(52)의 표면을 걸치는 범위를 덮도록, AlSi막(55)을 형성한다. 제 2 금속막(52) 상에서는, 실시예 1의 단계(S8)와 동일하게, AlSi막(55)의 결정립경이 작아진다. 제 2 금속막(52) 상에서 성장하는 AlSi막(55)(결정립경이 작은 AlSi막)에 의해, 제 3 금속막(53)이 구성된다. 따라서, 적층구조(50a)가 형성된다. 또한, 제 1 금속막(51) 상(즉, 제 2 금속막(52)에 덮여 있지 않는 범위의 제 1 금속막(51) 상)에는, 제 1 금속막(51)과 대략 같은 결정립경으로 AlSi막(55)이 성장한다. 즉, 제 1 금속막(51) 상의 AlSi막(55)은, 제 3 금속막(53)보다도 결정립경이 큰 금속막이 된다. 제 1 금속막(51)과 그 위의 AlSi막(55)에 의해, 금속막(50b)(두께 방향전체가 AlSi에 의해 구성되어 있는 층)이 형성된다. 다음으로, 단계(S10)에서, 도 13에 나타내는 바와 같이, 절연 보호막(56)의 단부(56a)가 적층구조(50a) 상에 위치하도록, 절연 보호막(56)을 형성한다. 여기에서는, 단부(56a)로부터 30㎛ 이내의 범위에 제 2 금속막(52)이 들어가도록, 절연 보호막(56)을 형성한다. 그 후, 실시예 1과 동일하게 단계(S12∼16)를 실시함으로써, 도 9에 나타내는 실시예 5의 반도체장치가 완성된다. 솔더 접합용 금속막(58)이 형성되면, 도 13에 나타내는 단부(56a)는, 도 9의 삼중 접촉부(90)가 된다. 이와 같이, 이 제조방법에 의하면, 삼중 접촉부(90)의 아래(더 상세하게는, 삼중 접촉부(90)로부터 30㎛ 이내의 범위)에 적층구조(50a)를 가지는 반도체장치를 제조할 수 있다.
또한, 제 2 금속막(52)을 상술한 실시예에서 사용한 재료(즉, Ti 또는 TiN)와는 다른 재료에 의해 구성해도 된다. 예를 들면 제 2 금속막(52)을, Ti, TiN과 같은 기둥 형상 결정구조를 가지는 W(텅스텐), TiW, Mo(몰리브덴), V(바나듐) 등에 의해 구성해도 된다. 제 2 금속막(52)을 이들의 재료에 의해 구성해도, 제 3 금속막(53)을 AlSi로 구성하는 경우에, 그 결정립경을 작게 할 수 있다.
또한, 제 3 금속막(53)을 상술한 실시예에서 사용한 재료(즉, AlSi를 주재료로 하는 금속)와는 다른 재료에 의해 구성해도 된다. 이 경우에도, 제 3 금속막(53)을 제 1 금속막(51)보다도 높은 인장강도를 가지는 재료에 의해 구성함으로써, 표면전극(50)의 크랙을 억제할 수 있다. 단, 상술한 실시예의 구성에서는, 반도체용의 전극재료로서 일반적인 AlSi를 사용하여 인장강도가 높은 제 3 금속막(53)을 형성할 수 있다.
또한, 제 1 금속막(51)을 상술한 실시예에서 사용한 재료(즉, AlSi를 주재료로 하는 금속)와는 다른 재료에 의해 구성해도 된다. 이 경우에도, 제 1 금속막(51)을 제 3 금속막(53)보다도 낮은 인장강도를 가지는 재료에 의해 구성함으로써, 반도체 기판(12)에 대한 스트레스를 경감할 수 있다. 단, 상술한 실시예의 구성에서는, 제 1 금속막(51)과 제 3 금속막(53)을 같은 금속재료에 의해 형성하면서, 제 1 금속막(51)의 인장강도를 제 3 금속막(53)의 인장강도보다도 낮게 할 수 있다. 따라서, 반도체장치를 용이하게 제조할 수 있다.
본 명세서가 개시하는 기술요소에 대해서, 이하에 나열한다. 또한, 이하의 각 기술요소는, 각각 독립하여 유용한 것이다.
본 명세서가 개시하는 일례의 반도체장치에서는, 제 3 금속막의 결정립경이, 제 1 금속막의 결정립경보다도 작아도 된다.
결정립경이 작은 제 3 금속막에서는, 크랙이 생기기 어려운 것과 함께, 크랙이 생겼다고 하여도 그 크랙이 진전되기 어렵다. 따라서, 이 구성에 의하면, 표면전극의 크랙을 더 적합하게 억제할 수 있다.
본 명세서가 개시하는 일례의 반도체장치에서는, 제 3 금속막이, 주요 금속층과, 주요 금속층 내에 분산되어 있는 금속입자를 가지고 있어도 된다.
이 구성에 의하면, 주요 금속층의 결정립경이 작아져, 제 3 금속막의 인장강도가 높아진다. 따라서, 이 구성에 의하면, 표면전극의 크랙을 더 적합하게 억제할 수 있다.
본 명세서가 개시하는 일례의 반도체장치에서는, 상기 금속입자의 저항률이, 주요 금속층의 저항률보다도 낮아도 된다.
이 구성에 의하면, 제 3 금속막의 저항을 저감할 수 있다.
본 명세서가 개시하는 일례의 반도체장치에서는, 표면전극과 절연 보호막과 솔더 접합용 금속막이 서로 접해서 삼중 접촉부를 구성하고 있다. 반도체 기판의 표면을 평면에서 보았을 때, 제 1 금속막, 제 2 금속막 및 제 3 금속막의 적층구조가, 표면전극의 일부에, 삼중 접촉부와 겹치도록 설치되어 있다,
이와 같이, 삼중 접촉부와 겹치는 범위에 상기 적층구조를 설치함으로써, 삼중 접촉부와 겹치는 범위에서 표면전극을 보강할 수 있다. 따라서, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 표면전극에 적층구조가 존재하지 않는 범위(즉, 인장강도가 높은 제 2 금속막이 존재하지 않는 범위)를 설치함으로써, 그 범위에서 표면전극에 유연성을 갖게 할 수 있다. 이에 의해, 표면전극과 반도체 기판의 선팽창계수의 차에 의해 반도체 기판에 가해지는 열응력을 완화하여, 반도체 기판의 휨을 억제할 수 있다.
본 명세서가 개시하는 일례의 반도체장치에서는, 반도체 기판의 표면을 평면에서 보았을 때, 상기 적층구조가, 삼중 접촉부로부터 30㎛ 이내의 범위에 설치되어 있어도 된다.
삼중 접촉부의 열응력의 영향을 받는 것은, 주로, 삼중 접촉부로부터 30㎛ 이내의 범위이다. 따라서, 이 범위에만 상기 적층구조를 설치함으로써, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 그 외의 범위에는 상기 적층구조를 설치하지 않음으로써, 효과적으로 반도체 기판의 휨을 억제할 수 있다.
또한, 본 명세서에서는, 반도체장치의 제조방법을 제공한다. 본 명세서가 개시하는 제조방법은, 반도체 기판의 표면에 표면전극을 형성하는 공정과, 상기 표면전극의 표면의 일부를 덮도록 절연 보호막을 형성하는 공정과, 상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 형성하는 공정을 가진다. 상기 표면전극을 형성하는 상기 공정이, 상기 반도체 기판 상에 제 1 금속막을 형성하는 공정과, Ti, TiN, W, TiW, Mo 또는 V를 주재료로 하여, 상기 제 1 금속막의 표면에 접하고 있는 제 2 금속막을 형성하는 공정과, AlSi를 주재료로 하여, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 결정립경이 작은 제 3 금속막을 형성하는 공정을 가진다.
제 2 금속막의 주재료를 Ti, TiN, W, TiW, Mo 또는 V로 하고, 그 제 2 금속막의 표면에 AlSi를 주재료로 하는 제 3 금속막을 형성하면, 제 3 금속막의 결정립경을 작게 할 수 있다. 이 때문에, 제 3 금속막의 인장강도가 높아져, 제 3 금속막에 크랙이 생기기 어려워진다. 이에 의해, 표면전극의 크랙을 억제할 수 있다.
본 명세서가 개시하는 일례의 제조방법에서는, 상기 제 3 금속막을 형성하는 공정에 있어서, AlSi 내에 금속입자를 분산시켜도 된다.
이 구성에 의하면, 제 3 금속막의 인장강도를 보다 높일 수 있다.
본 명세서가 개시하는 일례의 제조방법에서는, 상기 금속입자가, AlSi보다도 낮은 저항률을 갖고 있어도 된다.
이 구성에 의하면, 제 3 금속막의 저항률을 저감할 수 있다.
본 명세서가 개시하는 일례의 제조방법에 있어서는, 제 2 금속막을 형성하는 공정에서는, 제 1 금속막의 표면의 일부에 제 2 금속막을 형성해도 된다. 절연 보호막을 형성하는 공정에서는, 절연 보호막의 단부가 제 2 금속막의 상부에 위치하도록 절연 보호막을 형성해도 된다.
이 구성에 의하면, 제 2 금속막의 상부에 삼중 접촉부(즉, 절연 보호막의 단부)가 위치하게 된다. 따라서, 제 2 금속막과 그 위의 제 3 금속막에 의해, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 이 제조방법에 의하면, 표면전극의 일부에 제 2 금속막이 존재하지 않는 범위가 설치되므로, 그 범위에서 표면전극에 유연성을 갖게 할 수 있다. 이에 의해, 표면전극과 반도체 기판의 선팽창계수의 차에 의해 반도체 기판에 가해지는 열응력을 완화하여, 반도체 기판의 휨을 억제할 수 있다.
본 명세서가 개시하는 일례의 제조방법에 있어서는, 반도체 기판의 표면을 평면에서 보았을 때, 제 2 금속막이, 절연 보호막의 단부로부터 30㎛ 이내의 범위에 설치되도록, 제 2 금속막 및 절연 보호막을 형성해도 된다.
삼중 접촉부의 열응력의 영향을 받는 것은, 주로, 삼중 접촉부(즉, 절연 보호막의 단부)로부터 30㎛ 이내의 범위이다. 따라서, 이 범위에 제 2 금속막을 설치함으로써, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 그 외의 범위에는 제 2 금속막을 설치하지 않음으로써, 효과적으로 반도체 기판의 휨을 억제할 수 있다.
이상, 실시형태에 대해서 상세하게 설명했지만, 이들은 예시에 지나지 않으며, 특허청구의 범위를 한정하는 것이 아니다. 특허청구의 범위에 기재된 기술에는, 이상에서 예시한 구체예를 여러가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술요소는, 단독 혹은 각종의 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항 기재의 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 1개의 목적을 달성하는 것 자체로 기술 유용성을 가지는 것이다.
10:반도체장치
12:반도체 기판
50:표면전극
51:제 1 금속막
52:제 2 금속막
53:제 3 금속막
56:절연 보호막
58:솔더 접합용 금속막
60:솔더층
90:삼중 접촉부

Claims (12)

  1. 반도체장치에 있어서,
    반도체 기판과,
    상기 반도체 기판의 표면을 덮는 표면전극과,
    상기 표면전극의 표면의 일부를 덮는 절연 보호막과,
    상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가지며,
    상기 표면전극이,
    상기 반도체 기판 상에 배치되어 있는 제 1 금속막과,
    상기 제 1 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 2 금속막과,
    상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 2 금속막보다도 낮은 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 3 금속막을 가지는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 3 금속막의 결정립경이, 상기 제 1 금속막의 결정립경보다도 작은 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 금속막이, 주요 금속층과, 상기 주요 금속층 내에 분산되어 있는 금속입자를 가지는 반도체장치.
  4. 제 3 항에 있어서,
    상기 금속입자의 저항률이, 상기 주요 금속층의 저항률보다도 낮은 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 표면전극과 상기 절연 보호막과 상기 솔더 접합용 금속막이 서로 접해서 삼중 접촉부를 구성하고 있으며,
    상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 제 1 금속막, 상기 제 2 금속막 및 상기 제 3 금속막의 적층구조가, 상기 표면전극의 일부에, 상기 삼중 접촉부와 겹치도록 설치되어 있는 반도체장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 적층구조가, 상기 삼중 접촉부로부터 30㎛ 이내의 범위에 설치되어 있는 반도체장치.
  7. 반도체장치의 제조방법에 있어서,
    반도체 기판의 표면에 표면전극을 형성하는 공정과,
    상기 표면전극의 표면의 일부를 덮도록 절연 보호막을 형성하는 공정과,
    상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 형성하는 공정을 가지며,
    상기 표면전극을 형성하는 상기 공정이,
    상기 반도체 기판 상에 제 1 금속막을 형성하는 공정과,
    Ti, TiN, W, TiW, Mo 또는 V를 주재료로 하여, 상기 제 1 금속막의 표면에 접하고 있는 제 2 금속막을 형성하는 공정과,
    AlSi를 주재료로 하여, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 결정립경이 작은 제 3 금속막을 형성하는 공정을 갖는 반도체장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 3 금속막을 형성하는 상기 공정에 있어서, AlSi중에 금속입자를 분산시키는 반도체장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 금속입자가, AlSi보다도 낮은 저항률을 가지는 반도체장치의 제조방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 금속막이, AlSi를 주재료로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 금속막을 형성하는 공정에서는, 상기 제 1 금속막의 표면의 일부에 상기 제 2 금속막을 형성하고,
    상기 절연 보호막을 형성하는 공정에서는, 상기 절연 보호막의 단부가 상기 제 2 금속막의 상부에 위치하도록 상기 절연 보호막을 형성하는 반도체장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 제 2 금속막이, 상기 절연 보호막의 상기 단부로부터 30㎛ 이내의 범위에 설치되도록, 상기 제 2 금속막 및 상기 절연 보호막을 형성하는 반도체장치의 제조방법.
KR1020180007810A 2017-01-24 2018-01-22 반도체장치와 그 제조방법 KR101995933B1 (ko)

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