JP2001144270A

JP2001144270A - 半導体装置

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Publication number: JP2001144270A
Application number: JP32711499A
Authority: JP
Inventors: Hiroyuki Ota; 裕之太田; Yukihiro Kumagai; 幸博熊谷; Isamu Asano; 勇浅野; Yuzuru Oji; 譲大路; Yoshitaka Nakamura; 吉孝中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-11-17
Filing date: 1999-11-17
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】半導体装置を高集積化し、背の高いキャパシタ
を形成した場合においても、誘電体膜の比誘電率を低下
させることなく、歩留りや製品信頼性の向上を図ること
が可能な半導体装置を実現する。【解決手段】シリコン基板２の表面に平行な方向の誘電
体膜９中の応力が圧縮応力の場合には下部電極８の中心
軸方向長の大きなキャパシタでは基板２に平行な部分の
面積より基板２に垂直な方向の誘電体膜９の面積が相対
的に大きく圧縮応力となっている面積が大で比誘電率が
急速に低下する。そこで、半導体装置１の高集積化が可
能である構造について、上部電極１０、下部電極８共、
その膜厚方向に引張り応力を持つ膜を用いた。これによ
り、基板２の表面に対して垂直な誘電体膜９の膜厚方向
の応力を引張り応力とすることができ、高集積化のため
に背の高いキャパシタとした場合においても比誘電率の
低下を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装
置、特に半導体メモリの構造、応力分布等に関する。

【０００２】

【従来の技術】従来のＤＲＡＭ等の半導体装置では、そ
の高集積化に伴い、蓄積電荷容量の維持のために、メモ
リセル構造の複雑化や、誘電体薄膜の膜厚の減少を行う
ことによって対応してきた。しかしながら、半導体装置
のさらなる高集積化により、これらの方法だけでは十分
な蓄積電荷容量を得ることが困難となった。

【０００３】そこで、誘電率の大きな誘電体材料を用い
るための努力がなされてきている。これら誘電率の大き
な誘電体材料の一つとして、ＢＳＴすなわち（Ｂａ，Ｓ
ｒ）ＴｉＯ₃が挙げられている。

【０００４】このＢＳＴの比誘電率は、バルク値で１５
００程度であるが、半導体デバイスに応用するために薄
膜化すると１５０程度に低下することが知られており、
この比誘電率の低下をいかに防ぐかということが適用に
あたっての課題となっている。この技術の一例として、
応用物理、１９９８年、第６７巻、第１１号、１２４６
ページに記載されたものが挙げられる。

【０００５】また、誘電率低下の１つの原因として、圧
縮応力の存在が知られている。この圧縮応力を制御して
比誘電率の低下を防ぐという技術は、、特開平１０−１
４４８８４号公報に記載されている。

【０００６】この公報に記載された技術は、容量体の下
部電極の取り扱いに言及したものであり、室温で成膜さ
れたルテニウム膜上でＢＳＴ膜を結晶化させて収縮させ
ることでＢＳＴ膜を膜厚方向に伸ばそうというものであ
る。

【０００７】そして、この公知例では上部・下部電極の
応力はほとんど無視できる程度としており、ＢＳＴ膜自
体の収縮によって、ＢＳＴ膜内を引張り応力とするもの
である。

【０００８】

【発明が解決しようとする課題】ところで、従来の半導
体装置の集積度を向上させようとすると、従来の容量体
よりも、背の高い、長い柱状のキャパシタ構造、すなわ
ち、図１１中の下部電極８、誘電体膜９、上部電極１０
を有するキャパシタ構造の下部電極８の中心軸方向長Ｌ
の大きなキャパシタ構造となることが必至である。

【０００９】しかしながら、本願の発明者らによる試作
実験の結果、背の高いキャパシタとなるとＢＳＴ膜の平
均の比誘電率が急速に低下することが明らかとなった。
すなわち、図１１に示す程度のＬ寸法の従来の構造のキ
ャパシタでは問題とならなかった比誘電率の低下が、Ｌ
寸法が大となり、背の高いキャパシタとなることによっ
て問題となるようになってきた。これは、キャパシタの
Ｌ寸法が大となればなるほど、比誘電率が低下するとい
うことである。

【００１０】本発明の目的は、半導体装置を高集積化
し、背の高いキャパシタを形成した場合においても、誘
電体膜の比誘電率を低下させることなく、歩留りや製品
信頼性の向上を図ることが可能な半導体装置を実現する
ことである。

【００１１】

【課題を解決するための手段】本発明者は、背の高さの
増加に伴って比誘電率が低下したキャパシタ構造につい
て、有限要素法による応力解析を用いて不良解析を行っ
た。その結果、ＢＳＴ膜内の応力が圧縮応力である領域
の面積が、キャパシタの背の高さの増加に伴って大幅に
増加していることが明らかとなった。

【００１２】ＢＳＴ膜内の膜厚方向の応力とＢＳＴ膜の
比誘電率との関係は定性的には知られており、ＢＳＴ膜
が膜厚方向に強い圧縮応力を有する場合に比誘電率が低
下することが知られている。

【００１３】すなわち、Ｓｉ基板表面に平行な方向のＢ
ＳＴ膜中の応力が圧縮応力となっており、下部電極の中
心軸方向長Ｌの大きなキャパシタの方が、Ｓｉ基板に平
行な部分の面積よりＳｉ基板に垂直な方向のＢＳＴ膜の
面積が相対的に大きいために圧縮応力となっている面積
が増加し、比誘電率が急速に低下したものと判明した。

【００１４】そこで、本願の発明者らは、半導体デバイ
スの高集積化が可能である構造について、上部電極、下
部電極とも、その膜厚方向に引張り応力を持つ膜を用い
た。これによって、Ｓｉ基板表面に対して垂直なＢＳＴ
膜の膜厚方向の応力を引張り応力とすることができ、さ
らなる高集積化のために背の高いキャパシタとした場合
においても比誘電率の低下を防止することができた。

【００１５】すなわち、上記目的を達成するため、本発
明は次のように構成される。（１）半導体基板と、この半導体基板上に形成されたト
ランジスタと、このトランジスタの上層に、ペロブスカ
イト構造を有する誘電体膜とこの誘電体膜を挟む上部電
極膜及び下部電極膜とから構成されるキャパシタを少な
くとも有し、このキャパシタの誘電体膜表面の半分以上
が上記半導体基板表面に対して垂直あるいは垂直から４
５度以内となっている半導体装置において、上部電極膜
及び下部電極膜ともにその膜厚方向に引張りの応力を有
する膜で構成する。

【００１６】（２）半導体基板と、この半導体基板上に
形成されたトランジスタと、このトランジスタの上層
に、ペロブスカイト構造を有する誘電体膜とこの誘電体
膜を挟む上部電極膜及び下部電極膜とから構成されるキ
ャパシタを少なくとも有し、このキャパシタの誘電体膜
表面の半分以上が上記半導体基板表面に対して垂直ある
いは垂直から４５度以内となっている半導体装置におい
て、上記下部電極膜はその膜厚方向に引張り応力を有す
る膜であり、上部電極膜は２層で構成され、この２層の
うち、上記誘電体膜に接する層をスパッタ膜で形成し、
上記誘電体膜に接しない他方の層をその膜厚方向に引張
り応力を有する膜で形成する。

【００１７】（３）半導体基板と、この半導体基板上に
形成されたトランジスタと、このトランジスタの上層
に、ペロブスカイト構造を有する誘電体膜とこの誘電体
膜を挟む上部電極膜及び下部電極膜とから構成されるキ
ャパシタを少なくとも有し、このキャパシタの誘電体膜
表面の半分以上が上記半導体基板表面に対して垂直ある
いは垂直から４５度以内の角度になるように配置されて
おり、キャパシタ間がシリコン酸化膜を主とする絶縁膜
で区切られた半導体装置において、上部電極膜及び下部
電極膜をこれらの膜厚方向に引張りの応力を有する膜で
形成し、キャパシタ間の上記シリコン酸化膜をこのシリ
コン酸化膜表面に平行な方向に引張りの応力を有する膜
で形成する。

【００１８】

【発明の実施の形態】以下、図面を用いて本発明におけ
る実施形態について説明する。なお、本発明の実施形態
中では誘電体材料にＢＳＴを用いたが、ペロブスカイト
構造を持つ強誘電体膜および高誘電体膜では同様な効果
があることを確認しているので、これらのＢＳＴ以外の
誘電体膜材料に本発明を適用しても良い。

【００１９】図１は、本発明の第１の実施形態である半
導体装置１の断面構造を示す図である。図１に示した本
発明の第１の実施形態では、シリコン基板２上に素子分
離膜１３、ゲート酸化膜７およびゲート電極３が形成さ
れ、トランジスタを構成する。このトランジスタの上方
にキャパシタ下部電極８、ペロブスカイト構造を有する
誘電体膜９、キャパシタ上部電極１０が形成され、電荷
を蓄積する。さらに、その周辺や上方には、層間絶縁膜
（図示せず）が形成され、上部や周囲には配線（図示せ
ず）が形成される。なお、下部電極８、誘電体膜９、上
部電極１０によりキャパシタが形成される。そして、キ
ャパシタの誘電体膜９の表面の半分以上がシリコン基板
２の表面に対して垂直あるいは垂直から４５度以内とな
っている。また、１４はコンタクト、１５はバリアメタ
ルである。

【００２０】図１に示した半導体デバイス１は、以下に
示す製造方法によって形成される。まず、各トランジス
タを電気的に絶縁分離するため、局所的にシリコン基板
２の熱酸化を行い、素子分離膜１３を形成する。さら
に、トランジスタを形成する領域にゲート酸化膜７を熱
酸化法により形成し、その上にゲート電極３をＣＶＤ法
およびこれに続くフォトリソグラフィ技術を用いて形成
する。

【００２１】シリコン基板２の内部にｐｎ接合を形成す
るためにイオン注入が行われ、イオン注入層が形成され
る。そして、ゲート電極３の上にゲート電極３を覆うよ
うに層間絶縁膜がＣＶＤ法を用いて形成される。この
際、層間絶縁膜の表面をできるだけ平坦化するために、
アニールによって層間絶縁膜をリフローさせたり、層間
絶縁膜を厚く堆積させてエッチバックすることが行われ
る。

【００２２】さらに、層間絶縁膜の上面にスパッタ法お
よびこれに続くフォトリソグラフィ技術を用いて下層配
線５が形成される。その上方にシリコン窒化膜やシリコ
ン酸化膜を主成分とする層間絶縁膜が形成される。ま
た、キャパシタの下部電極８とシリコン基板２とを接続
するコンタクト１４のためのコンタクトホールも形成さ
れる。

【００２３】このコンタクトホールの上方にキャパシタ
が形成される。まず、図２に示すように、ＳｉＯ₂の厚
い酸化膜１６を形成し、キャパシタを形成する位置にエ
ッチングで選択的に穴を形成する。その穴に下部電極８
を埋め込み、上部を平坦化することで図３のような構造
を得る。さらに、ＳｉＯ₂の酸化膜１６の層を除去し、
下部電極８に誘電体膜９を成膜することで、図４に示す
ような構造を得る。

【００２４】また、柱状の下部電極８が倒れないよう
に、図５に示すように、根本をＳｉＮ等の層１７で挟ん
で補強する構造が望ましい。さらに、誘電体膜９に上部
電極１０を厚く堆積させ、上部を平坦化することによっ
て、図１の構造を得る。よって、本発明の第１の実施形
態の構造においては、上部電極８、下部電極１０とも、
膜の成長方向は、図３に矢印で示したようにＳｉ基板２
の表面に対して平行方向となる。

【００２５】誘電体膜９の比誘電率の低下に影響を及ぼ
す応力は、本発明の第１の実施形態の構造の場合にはＳ
ｉ基板２の表面に対して平行方向の応力が主であるの
で、上部電極８の誘電体膜９の成長方向である膜厚方向
の応力が重要な意味を持つ。

【００２６】なお、図１の上方にはフォトリソグラフィ
およびエッチング技術を用いて、層間絶縁膜や配線、お
よび配線間を電気的に接続するスルーホールが形成され
る。

【００２７】本発明の第１の実施形態の構造において、
上部電極８と下部電極１０とは両者とも膜厚方向に引張
りの応力を持つ膜とする。これにより、メモリマット内
部ではシリコン基板２と平行な方向の応力を引張り応力
とすることができる。すなわち、図１の構造において、
キャパシタの大部分の面積で誘電体膜９の膜厚方向の応
力を引張り応力とすることができるため、高集積化を行
う上において、背の高いキャパシタを形成した場合でも
誘電体膜９の比誘電率の低下を防ぐことができる。

【００２８】これにより、ＢＳＴ等の高誘電率を持つ誘
電体膜９を使用し、高集積化を行った場合でも、半導体
デバイスの信頼性や歩留まりの向上が達成される。

【００２９】つまり、本発明の第１の実施形態によれ
ば、半導体装置を高集積化し、背の高いキャパシタを形
成した場合においても、誘電体膜の比誘電率を低下させ
ることなく、歩留りや製品信頼性の向上を図ることが可
能な半導体装置を実現することができる。

【００３０】なお、このときの膜の膜厚方向の応力値
は、図１の構造を全面に作り込んだチップの反りから概
算できる。まず、上部電極１０が露出するように、エッ
チングやＣＭＰ、イオンミリング等を用いて処理し、そ
の後、キャパシタ構造を可能な限り均一に、エッチング
やミリングで除去する。

【００３１】その除去の前後におけるチップの反りの変
化の方向から、電極膜の応力の符号と大きさが概算でき
る。たとえば、上部電極１０をエッチングした後のチッ
プの反りが、エッチング前と較べて、デバイス形成面を
上として上に凸になるように変化した場合には、上部電
極１０は膜厚方向に引張りの応力を持っていたことにな
る。また、その変化量から応力の大きさを概算できる。

【００３２】ただし、この方法での実測値は、従来から
行われている方法である、均一に成膜された膜の付いた
ウエハの反りから応力を求めた値と一致しないことが多
い。従来の方法では膜の表面に平行な方向の応力が測定
されるのに対し、この方法では膜厚方向の応力を測定し
ているためである。

【００３３】また、この第１の実施形態では上部電極１
０には、Ｒｕを用いたが、Ｐｔ、Ｐｄ、Ｉｒ、あるいは
これらの酸化物、およびシリサイド、ＴｉＮ、ＷＮ、Ｔ
ａＮのいずれかならば同様な効果が期待できる。また、
誘電体膜９はＢＳＴやＳｒＴｉＯ₃などのペロブスカイ
ト系高誘電体材料で構成される。

【００３４】また、この第１の実施形態では、シリコン
基板２に対して垂直にキャパシタが立ち上がっている
が、シリコン基板２に対して４５度以内の範囲で傾いて
いても、角度によって効果が減少するものの本発明の第
１の実施形態の効果は有効である。

【００３５】図６は、本発明の第２の実施形態である半
導体装置１の断面構造を示す図である。上部電極１０を
引張り応力とすると、誘電体膜９と上部電極１０との界
面で互いに剥離しやすいという問題がある。

【００３６】そこで、上部電極１０を１０ａ、１０ｂの
２層とし、誘電体膜９と接する側の第１層をスパッタ膜
で、第２層をＣＶＤ膜で形成する。

【００３７】スパッタ膜は、成膜時に成膜原子が打ち込
まれることから界面での接着強度が高いが、原子を打ち
込むために膜応力が膜厚方向にも圧縮応力となりやす
い。これを引張り応力とするためには成膜イオンのエネ
ルギを下げてやらねばならず、密着性に問題が生じる。

【００３８】そこで、図６に示すように、上部電極１０
を第１の電極１０ａと第２の電極１０ｂとの２層とし、
誘電体膜９に接する第１層１０ａはスパッタで成膜し、
応力的には圧縮であってもよいが、接着強度を上げる目
的で形成される。また、第１層１０ａ上に形成される第
２層１０ｂは、誘電体膜９の膜厚方向の応力を引張り応
力とするための膜であり、スパッタあるいはＣＶＤで形
成される。

【００３９】この第２の実施形態における他の構成は、
本発明の第１の実施形態と同様であるので、詳細な説明
は省略する。

【００４０】本発明の第２の実施形態によれば、第１の
実施形態と同様に、誘電体膜９の比誘電率の低下を防ぐ
ことができるという効果を有する他、誘電体膜９と上部
電極１０との界面での剥離を防止することができるとい
う効果がある。

【００４１】また、ＣＶＤ膜は成膜過程に由来して膜中
に炭素、水素、水分等を含んでいることから、誘電体膜
９の特性劣化をもたらす。一方、スパッタ膜はこれらの
含有量は非常に少ない。そこで、本発明の第２の実施形
態によれば、誘電体膜９にスパッタ膜である第１層１０
ａが接しているので、不純物が誘電体膜９中に拡散しに
くく、特性の劣化が起こりにくいという利点がある。

【００４２】図７は、本発明の第３の実施形態である半
導体装置１の断面構造を示す図である。この図７の例
は、ＳｉＯ₂膜１６中に形成した穴の中にキャパシタを
形成するトレンチ型の場合の例である。そして、キャパ
シタは、複数形成されており、キャパシタとキャパシタ
との間は、シリコン絶縁膜１６により区切られている。

【００４３】以下にキャパシタ部のみの製造方法を示
す。図８に示すように、ＳｉＯ₂の厚い膜１６を形成
し、キャパシタを形成する位置にエッチングで選択的に
穴を形成する。その穴に下部電極８を成膜し、上部を平
坦化する。そして、下部電極８の上方に誘電体膜９を成
膜することで、図９に示すような構造を得る。さらに、
上部電極１０を厚く堆積させて穴を埋め、上部を平坦化
することによって、図７の構造を得る。

【００４４】よって、本構造においては第１の実施形態
と同様に、上部電極１０、下部電極８とも、膜の成長方
向は図７に矢印で示したようにＳｉ基板２の表面に対し
て平行方向となる。

【００４５】基本的には、第３の実施形態の構造も第１
の実施形態と変わりなく、上部電極１０及び下部電極８
の膜厚方向の応力を引張り応力とすればよい。同様に、
ＳｉＯ₂膜１６は膜１６の表面と平行な方向の応力が引
張り力になるようにする。

【００４６】ここで、上部電極１０、下部電極８、シリ
コン酸化膜１６を膜厚方向に引っ張り力を有するように
するには、スパッタ法の場合には、スパッタガス圧力を
より高くして、スパッタ粒子の平均自由行程を小さくす
ることや、成膜温度を高くすることで達成される。ま
た、ＣＶＤ膜の場合には、成膜温度を高くすることで達
成される。

【００４７】また、キャパシタ形成後に、成膜温度より
高い温度でアニールすると、さらに有効となる。ただ
し、成膜温度の上昇は、キャパシタの下層に配置される
バリアメタル等の酸化や、シリコン基板２中の拡散層の
変化が引き起こされる危険性があるため、実用上、成膜
温度、アニール温度の上限は、７００℃程度となる。

【００４８】図１０は、上述した本発明の実施形態によ
る引っ張り応力を有する上部電極１０及び下部電極８を
使用した場合による比誘電率の優位性を説明するための
図である。

【００４９】図１０において、縦軸は、図１１に示した
ような平坦キャパシタの比誘電率を１とし、アスペクト
比が５である背の高いキャパシタの比誘電率との比を示
す。また、図１０の横軸は、膜厚方向の膜応力（引っ張
り応力）を示す。

【００５０】この図１０から、膜応力に比例して比誘電
率の比が増加する。したがって、膜応力を膜厚方向に圧
縮力となることを防止することによって、背の高いキャ
パシタであっても、比誘電率の低下を防止することが可
能なことがわかる。

【００５１】以上のように、本発明によれば、キャパシ
タの大部分の面積において、誘電体膜９の膜厚方向の応
力を引張り応力にすることができるため、高集積化を行
うために、背の高いキャパシタを形成した場合でも誘電
体膜９の比誘電率の低下を防ぐことができる。

【００５２】これにより、ＢＳＴ等の高誘電率を持つ誘
電体膜９を使用し、高集積化を行った場合でも、半導体
デバイスの信頼性や歩留りの向上が達成される。

【００５３】

【発明の効果】本発明は、以下のような効果を有する。
シリコン基板と、シリコン基板上に形成されたトランジ
スタと、その上層に、ペロブスカイト構造を有する誘電
体膜と、この誘電体膜を挟む上部電極と下部電極から構
成されるキャパシタ構造を少なくとも有する半導体デバ
イスにおいて、電極膜の膜厚方向に引張りの残留応力を
有する上部電極、下部電極を用いる。

【００５４】これにより、誘電体膜にも引張りの応力が
働くために、シリコン（Ｓｉ）基板表面に対して垂直な
部分の誘電体膜の誘電率を上昇させることができ、その
結果、高集積化のために背が高くなった場合にも誘電率
を低下させることなく、歩留りや製品信頼性の向上を図
ることが可能な半導体装置を実現することができる。

【００５５】また、電極膜の膜厚方向に引張りの残留応
力を有する上部電極、下部電極を用いるとともに、上部
電極を２層の膜に分割し、この２層の膜のうち、誘電体
膜と接する一方の膜はスパッタ法で形成し、膜の応力は
規定しない。一方、誘電体膜と接しない他方の膜はスパ
ッタ法あるいはＣＶＤ法で膜厚方向に引張りの応力を持
つように形成する。

【００５６】誘電体膜と接する膜をスパッタ法で形成す
るために、誘電体膜と上部電極との界面で互いに剥離す
ることが防止され、誘電体膜が接しない膜を引張りの応
力を持つように形成することによって、誘電体膜に引張
りの応力が働くために、シリコン基板表面に対して垂直
な部分の誘電体膜の誘電率を上昇させることができる。

【００５７】これにより、高集積化のために背が高くな
った場合にも誘電率を低下させることなく、また、誘電
体膜と上部電極との界面で互いに剥離することが防止さ
れ、歩留りや製品信頼性の向上を図ることが可能な半導
体装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態である半導体装置の断
面構造を示す図である。

【図２】本発明の第１の実施形態における半導体装置の
製造方法の説明図である。

【図３】本発明の第１の実施形態における半導体装置の
製造方法の説明図である。

【図４】本発明の第１の実施形態における半導体装置の
製造方法の説明図である。

【図５】本発明の第１の実施形態の変形例を示す図であ
る。

【図６】本発明の第２の実施形態である半導体装置の断
面構造を示す図である。

【図７】本発明の第３の実施形態である半導体装置の断
面構造を示す図である。

【図８】本発明の第３の実施形態における半導体装置の
製造方法の説明図である。

【図９】本発明の第３の実施形態における半導体装置の
製造方法の説明図である。

【図１０】本発明の実施形態による引っ張り応力を有す
る上部電極及び下部電極を使用した場合による比誘電率
の優位性を説明するための図である。

【図１１】従来技術における半導体装置の構造を説明す
る図である。

【符号の説明】

１半導体デバイス２シリコン基板３ゲート電極５下層配線７ゲート酸化膜８下部電極９誘電体膜１０上部電極１０ａ第１の電極１０ｂ第２の電極１３素子分離膜１４コンタクト１５バリアメタル１６酸化膜１７ＳｉＮ等の層

───────────────────────────────────────────────────── フロントページの続き (72)発明者浅野勇東京都青梅市新町六丁目16番地の２株式会社日立製作所デバイス開発センタ内 (72)発明者大路譲東京都青梅市新町六丁目16番地の２株式会社日立製作所デバイス開発センタ内 (72)発明者中村吉孝東京都青梅市新町六丁目16番地の２株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F038 AC05 AC09 AC10 AC15 DF05 EZ14 5F083 AD31 AD42 AD48 AD49 GA25 JA13 JA14 JA38 JA39 JA40 MA06 MA17 PR21 PR22 PR33

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に形成さ
れたトランジスタと、このトランジスタの上層に、ペロ
ブスカイト構造を有する誘電体膜とこの誘電体膜を挟む
上部電極膜及び下部電極膜とから構成されるキャパシタ
を少なくとも有し、このキャパシタの誘電体膜表面の半
分以上が上記半導体基板表面に対して垂直あるいは垂直
から４５度以内となっている半導体装置において、上部電極膜及び下部電極膜ともにその膜厚方向に引張り
の応力を有する膜で構成したことを特徴とする半導体装
置。
【請求項２】半導体基板と、この半導体基板上に形成さ
れたトランジスタと、このトランジスタの上層に、ペロ
ブスカイト構造を有する誘電体膜とこの誘電体膜を挟む
上部電極膜及び下部電極膜とから構成されるキャパシタ
を少なくとも有し、このキャパシタの誘電体膜表面の半
分以上が上記半導体基板表面に対して垂直あるいは垂直
から４５度以内となっている半導体装置において、上記下部電極膜はその膜厚方向に引張り応力を有する膜
であり、上部電極膜は２層で構成され、この２層のう
ち、上記誘電体膜に接する層をスパッタ膜で形成し、上
記誘電体膜に接しない他方の層をその膜厚方向に引張り
応力を有する膜で形成することを特徴とする半導体装
置。
【請求項３】半導体基板と、この半導体基板上に形成さ
れたトランジスタと、このトランジスタの上層に、ペロ
ブスカイト構造を有する誘電体膜とこの誘電体膜を挟む
上部電極膜及び下部電極膜とから構成されるキャパシタ
を少なくとも有し、このキャパシタの誘電体膜表面の半
分以上が上記半導体基板表面に対して垂直あるいは垂直
から４５度以内の角度になるように配置されており、キ
ャパシタ間がシリコン酸化膜を主とする絶縁膜で区切ら
れた半導体装置において、上部電極膜及び下部電極膜をこれらの膜厚方向に引張り
の応力を有する膜で形成し、キャパシタ間の上記シリコ
ン酸化膜をこのシリコン酸化膜表面に平行な方向に引張
りの応力を有する膜で形成したことを特徴とする半導体
装置。