KR20000045295A - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000003860 storage Methods 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- WFDIJRYMOXRFFG-UHFFFAOYSA-N acetic anhydride Substances CC(=O)OC(C)=O WFDIJRYMOXRFFG-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 229910004491 TaAlN Inorganic materials 0.000 claims description 2
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910010037 TiAlN Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- 239000006117 anti-reflective coating Substances 0.000 abstract 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 6
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 229910052788 barium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
- C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
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Abstract
본 발명은 제조비용을 감소시킴과 동시에 우수한 전기적 특성을 얻을 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다.
본 발명에 따른 반도체 메모리 소자의 캐패시터 제조방법은 상부에 캐패시터용 콘택홀을 구비한 층간절연막이 형성되고, 콘택홀에는 폴리실리콘막 플러그가 형성된 반도체 기판을 제공하는 단계; 기판 상에 확산방지막 및 스토리지 노드용 제 1 금속막을 순차적으로 형성하는 단계; 제 1 금속막 및 확산방지막을 패터닝하여 스토리지 노드를 형성하는 단계; 스토리지 노드가 형성된 기판 상에 유전체막을 형성하는 단계; 및, 유전체막 상에 상부전극을 형성하는 단계를 포함하고, 상부전극은 제 1 Pt막을 MOCVD 방식으로 형성함과 동시에 제 1 Pt막과 상기 유전체막의 계면에 F을 함유시키는 단계와, 제 1 Pt막 상에 상부전극용 제 2 금속막을 형성하는 단계를 포함한다. 또한, 유전체막은 BST막 또는 Ta2O5막을 형성하고, BST막은 MOCVD 방식으로 400 내지 600℃의 온도에서 100 내지 500Å의 두께로 형성한다. 또한, 제 1 Pt막은 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 50 내지 200Å의 두께로 형성하고, 제 1 Pt막의 증착시 상기 HFA 증기나 F을 함유한 개스를 공급한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 고유전율 유전체막을 갖는 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가됨에 따라, 셀면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정용량을 보유해야 하기 때문에, 좁은 면적에 큰 용량을 가지는 캐패시터가 요구된다.
이에 대하여, 종래에는 캐패시터의 용량을 극대화하기 위하여, (바륨/스트로튬)티타늄 산화막{(Ba, Sr)TiO3; BST}과 같은 고유전율을 갖는 산화막을 유전체막으로 이용하여 캐패시터를 형성하였다. 또한, 상기 산화막이 적용되는 캐패시터의 상부 및 하부전극 재료로서 백금(Pt)과 같은 금속을 사용한다. 한편, 0.18㎛ 이하의 디자인룰을 갖는 반도체 소자에서는 3차원적 입체구조의 스토리지 노드를 형성해야 하기 때문에, 상부전극을 BST 상부에 상부전극으로서 Pt를 단차 피복성이 우수한 화학기상증착(Chemical Vapor Depostion; CVD) 방식으로 증착하여야 한다.
도 1 및 도 2는 Pt를 CVD로 증착한 경우의 효과를 설명하기 위한 그래프이다. 먼저, 도 1은 BST 상에 상부전극으로서 Pt를 물리기상증착(Physical Vapor Deposition; PVD)과 CVD로 증착한 경우의 전압(V)-유전상수(ε)를 나타낸 그래프로서, 도 1에서, (A)는 Pt-HFA를 이용하여 Pt를 CVD로 증착한 경우의 곡선이고, (B)는 MeCpPt(Me)3(Pt-10)를 이용하여 Pt를 CVD로 증착한 경우의 곡선이고, (C)는 Pt를 PVD로 증착한 경우의 곡선을 나타낸다. 즉, 도 1에 도시된 바와 같이, Pt-HFA를 이용하여 Pt를 CVD로 증착한 경우에 유전상수가 크다. 또한, 도시되지는 않았지만, 이러한 경우 유전손실이 작다.
또한, 도 2는 BST 상부에 상부전극으로서 Pt를 Pt-HFA를 이용하여 형성한 경우의 AES(Auger-Electron Spectroscopy) 분석결과를 나타낸 그래프로서, 도 2에 도시된 바와 같이, Pt와 BST 계면에 존재하는 수 %의 F이 존재하는 것을 알 수 있다. 즉, 이 F에 의해 BST와 Pt의 계면에 존재하는 트랩등이 채워져서 보다 안정한 누설전류 특성을 얻을 수 있다.
상기한 바와 같이, BST 상부에 상부전극으로서 Pt를 Pt-HFA를 이용하여 CVD로 증착한 경우 우수한 전기적 특성을 얻을 수 있다. 그러나, Pt-HFA는 1g당 300달러의 고가원료로서 양산에 적용할 수 없고, MeCpPt(Me)3(Pt-10)은 Pt-HFA 보다 가격은 낮지만, 상술한 바와 같이 PVD로 Pt를 증착한 경우보다도 전기적 특성이 우수하지 못한 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 제조비용을 감소시킴과 동시에 우수한 전기적 특성을 얻을 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1은 BST 상에 상부전극으로서 Pt를 물리기상증착 및 화학기상증착으로 증착한 경우의 전압(V)-유전상수(ε)를 나타낸 그래프.
도 2는 BST 상부에 상부전극으로서 Pt를 Pt-HFA를 이용하여 형성한 경우의 AES 분석결과를 나타낸 그래프.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
31 : 반도체 기판 32 : 층간절연막
33 : 폴리실리콘막 플러그 34 : 티타늄막
35 : 티타늄 질화막 100 : 확산방지막
36 : 스토리지 노드용 금속막 36A : 스토리지 노드
37 : BST막 38A, 38B : Pt막
38 : 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 캐패시터 제조방법은 상부에 캐패시터용 콘택홀을 구비한 층간절연막이 형성되고, 콘택홀에는 폴리실리콘막 플러그가 형성된 반도체 기판을 제공하는 단계; 기판 상에 확산방지막 및 스토리지 노드용 제 1 금속막을 순차적으로 형성하는 단계; 제 1 금속막 및 확산방지막을 패터닝하여 스토리지 노드를 형성하는 단계; 스토리지 노드가 형성된 기판 상에 유전체막을 형성하는 단계; 및, 유전체막 상에 상부전극을 형성하는 단계를 포함하고, 상부전극은 제 1 Pt막을 MOCVD 방식으로 형성함과 동시에 제 1 Pt막과 상기 유전체막의 계면에 F을 함유시키는 단계와, 제 1 Pt막 상에 상부전극용 제 2 금속막을 형성하는 단계를 포함한다.
또한, 유전체막은 BST막 또는 Ta2O5막을 형성하고, BST막은 MOCVD 방식으로 400 내지 600℃의 온도에서 100 내지 500Å의 두께로 형성한다. 또한, 제 1 Pt막은 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 50 내지 200Å의 두께로 형성하고, 제 1 Pt막의 증착시 상기 HFA 증기나 F을 함유한 개스를 공급한다.
또한, 제 2 금속막은 Pt막을 MOCVD 방식으로 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 200 내지 500Å의 두께로 형성한다. 또한, 상부전극을 형성하는 단계 이후에 상기 결과물 구조의 기판을 열처리 하는 단계를 더 포함하고, 열처리는 급속열처리공정 또는 전기로를 이용하여 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 층간절연막(32)을 형성하고, 기판(31)의 일부가 노출되도록 층간절연막(32)을 식각하여 캐패시터용 콘택홀을 형성한다. 상기 콘택홀에 매립되도록 층간절연막(32) 상에 폴리실리콘막을 CVD로 500 내지 3,000Å의 두께로 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP)로 층간절연막(32)이 노출될 때까지 전면식각하여 폴리실리콘막 플러그(33)를 형성한다.
도 3b를 참조하면, 기판 전면에 금속 및 산소에 대한 확산방지막(100)으로서 티타늄막(34)과 티타늄 질화막(35)을 순차적으로 형성한다. 여기서, 티타늄막(34)은 100 내지 1,000Å의 두께로 형성하고, 티타늄 실리사이드막(35)은 200 내지 1,000Å의 두께로 형성한다. 또한, 확산방지막(100)으로서 티타늄막(34)과 티타늄질화막(35)의 적층막 대신에, TiSiN막, TiAlN막, TaSiN막, 및 TaAlN막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성할 수 있다. 그런 다음, 도 3c에 도시된 바와 같이, 티타늄 질화막(35) 상에 캐패시터의 하부전극인 스토리지 노드용 금속막(36)을 형성한다. 여기서, 제 1 금속막(36)은 Pt, Ir, Ru, IrO2, 및 RuO2로 이루어진 그룹으로부터 선택되는 하나의 막, 바람직하게 Pt막을 CVD 또는 PVD를 이용하여 0.2 내지 1.5㎛의 두께로 형성한다.
도 3d를 참조하면, 제 1 금속막(36) 상에 포토리소그라피로 스토리지 노드용 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로하여 제 1 금속막(36), 티타늄 질화막(35), 및 티타늄막(34)을 건식식각방식으로 식각하여 스토리지 노드(36A)를 형성한다. 그런 다음, 공지된 방법으로 상기 마스크 패턴을 제거하고, 기판 전면에 유전체막으로서 BST막(37)을 형성한다. 여기서, BST막(37)은 MOCVD(Metal Organic CVD) 방식으로 400 내지 600℃의 온도에서 100 내지 500Å의 두께로 형성한다. 또한 유전체막으로서 BST막(37) 대신에 Ta2O5막을 형성할 수 있다.
도 3e를 참조하면, BST막(37) 상에 제 1 Pt막(38A)을 형성한다. 여기서, 제 1 Pt막(38)은 Pt-아세틸아세테이트(acetylacetate), CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 MOCVD 방식으로 50 내지 200Å의 두께로 증착하되, 증착동안 HFA 증기나 F을 함유한 개스를 공급하여, 도 3e에 도시된 바와 같이, 제 1 Pt막(38)과 BST(37) 계면에 F을 함유시킨다. 여기서, F을 함유한 개스로는 SF6, CF4, CHF3, CH3F, 및 NF3로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용한다. 또한, 제 1 Pt막(38)을 수소분위기에서 MOCVD 방식으로 증착한 후 BST막(37)의 산소결핍을 해소하기 위하여 N2O/O2플라즈마 또는 UV-O3처리하여 형성한다.
그리고 나서, 제 1 Pt막(38A) 상에 제 2 Pt막(38B)를 증착하여 상부전극(38)을 형성함으로써, 캐패시터를 완성한다. 여기서, 제 2 Pt(38B)은 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 MOCVD로 200 내지 500Å의 두께로 형성한다. 또한, 제 2 Pt막(38B) 대신에 W막, WN막, TaN막, 및 TiN막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성할 수 있다.
그리고 나서, 캐패시터의 누설전류 특성을 향상시키기 위하여, 상기 결과물 구조의 기판을 급속열처리공정(Rapid Thermal Processing; RTP) 및 전기로를 이용하여 열처리한다.
상기한 본 발명에 의하면, BST막과 같은 유전체막 상부에 상부전극을 Pt막을 MOCVD방식으로 비교적 가격이 저렴한 Pt-전구체를 이용하여 형성하면서, 이때 BST막과 Pt막의 계면에 F을 함입함으로써, 계면 트랩 등의 결함이 방지되어 누설전류 특성이 향상된다. 이에 따라, 제조비용을 감소시키면서 고집적화에 따른 캐패시터 용량을 용이하게 확보할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (20)
- 상부에 캐패시터용 콘택홀을 구비한 층간절연막이 형성되고, 상기 콘택홀에는 폴리실리콘막 플러그가 형성된 반도체 기판을 제공하는 단계;상기 기판 상에 확산방지막 및 스토리지 노드용 제 1 금속막을 순차적으로 형성하는 단계;상기 제 1 금속막 및 확산방지막을 패터닝하여 스토리지 노드를 형성하는 단계;상기 스토리지 노드가 형성된 기판 상에 유전체막을 형성하는 단계; 및,상기 유전체막 상에 상부전극을 형성하는 단계를 포함하고,상기 상부전극은 제 1 Pt막을 MOCVD 방식으로 형성함과 동시에 상기 제 1 Pt막과 상기 유전체막의 계면에 F을 함유시키는 단계와,상기 제 1 Pt막 상에 상부전극용 제 2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 유전체막은 BST막 또는 Ta2O5막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 2 항에 있어서, 상기 BST막은 MOCVD 방식으로 400 내지 600℃의 온도에서 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 Pt막은 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 4 항에 있어서, 상기 제 1 Pt막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 4 항에 있어서, 상기 제 1 Pt막의 증착시 상기 HFA 증기나 F을 함유한 개스를 공급하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 6 항에 있어서, 상기 F을 함유한 개스는 SF6, CF4, CHF3, CH3F, 및 NF3로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항 또는 2 항에 있어서, 상기 제 1 Pt막은 수소분위기에서 MOCVD 방식으로 증착한 후 N2O/O2플라즈마 또는 UV-O3처리하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 금속막은 Pt막, W막, WN막, TaN막, 및 TiN막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
- 제 9 항에 있어서, 상기 제 2 금속막은 Pt막을 MOCVD 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
- 제 10 항에 있어서, 상기 Pt막은 Pt-아세틸아세테이트, CpPt(Me)3, 및 MeCpPt(Me)3으로 이루어진 그룹으로 선택되는 하나의 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
- 제 11 항에 있어서, 상기 Pt막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
- 제 2 항에 있어서, 상기 상부전극을 형성하는 단계 이후, 상기 결과물 구조의 기판을 급속열처리공정 또는 전기로를 이용하여 열처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제 1 금속막은 Pt, Ir, Ru, IrO2, 및 RuO2로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 14 항에 있어서, 상기 제 1 금속막은 Pt막을 CVD 또는 PVD로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 15 항에 있어서, 상기 Pt막은 0.2 내지 1.5㎛의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 확산방지막은 티타늄막과 티타늄 질화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 17 항에 있어서, 상기 티타늄막은 100 내지 1,000Å의 두께로 형성하고, 상기 티타늄 실리사이드막 200 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 확산방지막은 TiSiN막, TiAlN막, TaSiN막, 및 TaAlN막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 스토리지 노드를 형성하는 단계는 건식식각으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061853A KR100505397B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체메모리소자의캐패시터제조방법 |
| US09/473,107 US6319765B1 (en) | 1998-12-30 | 1999-12-28 | Method for fabricating a memory device with a high dielectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061853A KR100505397B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체메모리소자의캐패시터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045295A true KR20000045295A (ko) | 2000-07-15 |
| KR100505397B1 KR100505397B1 (ko) | 2006-05-16 |
Family
ID=19568550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061853A KR100505397B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체메모리소자의캐패시터제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6319765B1 (ko) |
| KR (1) | KR100505397B1 (ko) |
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| US11769692B2 (en) | 2018-10-31 | 2023-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | High breakdown voltage inter-metal dielectric layer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5489548A (en) | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| US5554564A (en) | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
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| JPH08111509A (ja) | 1994-10-07 | 1996-04-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPH0982909A (ja) | 1995-09-11 | 1997-03-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6319765B1 (en) | 2001-11-20 |
| KR100505397B1 (ko) | 2006-05-16 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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