JPH10163447A - 薄膜キャパシタ、その製造方法および電極の加工方法 - Google Patents
薄膜キャパシタ、その製造方法および電極の加工方法Info
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- JPH10163447A JPH10163447A JP8321636A JP32163696A JPH10163447A JP H10163447 A JPH10163447 A JP H10163447A JP 8321636 A JP8321636 A JP 8321636A JP 32163696 A JP32163696 A JP 32163696A JP H10163447 A JPH10163447 A JP H10163447A
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Abstract
(57)【要約】
【課題】 リーク電流密度が小さく、電気的特性の優れ
た薄膜キャパシタ、その製造方法及び電極の加工方法を
提供する。 【解決手段】 高誘電率薄膜２が下部電極膜３及び単層
或は複数層からなる上部電極膜１で挟まれた構造の薄膜
キャパシタであって、上部電極１の少なくとも高誘電率
膜２に接する電極層がＲｕ或はＲｕＯ2 であり、前記電
極層の膜厚が５０ｎｍ未満であることを特徴とする。
た薄膜キャパシタ、その製造方法及び電極の加工方法を
提供する。 【解決手段】 高誘電率薄膜２が下部電極膜３及び単層
或は複数層からなる上部電極膜１で挟まれた構造の薄膜
キャパシタであって、上部電極１の少なくとも高誘電率
膜２に接する電極層がＲｕ或はＲｕＯ2 であり、前記電
極層の膜厚が５０ｎｍ未満であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜キャパシタ、
その製造方法および電極の加工方法に関し、特に半導体
装置用、集積回路用の薄膜キャパシタに関するものであ
る。
その製造方法および電極の加工方法に関し、特に半導体
装置用、集積回路用の薄膜キャパシタに関するものであ
る。
【０００２】
【従来の技術】１Ｇｂｉｔ以上の次世代高密度ＤＲＡＭ
用容量膜に適用するために、誘電特性、絶縁性、化学的
安定性に優れたＳｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3
（以下、ＢＳＴという）、（Ｐｂ，Ｚｒ）ＴｉＯ3 等の
ペロブスカイト型酸化物誘電体薄膜の研究開発が行われ
ている。同時に、誘電体薄膜の電気特性はその電極材料
やプロセスに強く依存するため、電極材料の検討も重要
である。
用容量膜に適用するために、誘電特性、絶縁性、化学的
安定性に優れたＳｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3
（以下、ＢＳＴという）、（Ｐｂ，Ｚｒ）ＴｉＯ3 等の
ペロブスカイト型酸化物誘電体薄膜の研究開発が行われ
ている。同時に、誘電体薄膜の電気特性はその電極材料
やプロセスに強く依存するため、電極材料の検討も重要
である。
【０００３】Ｒｕ、或はＲｕＯ2 はその加工性が良好で
あるという特徴を有し、ＢＳＴ膜の電極材料としての適
用が検討されている。電極材料としてＲｕを用いた薄膜
キャパシタおよびその製造方法については、インターナ
ショナル・エレクトロン・デバイス・ミーティング『Ｉ
ＥＤＭ』“１９９５年、テクニカルダイジェスト、１１
５〜１１８頁、及び同テクニカルダイジェスト、９０３
〜９０６頁に、それぞれＡ．ユウキ等、及びＹ．ニシオ
カ等によって詳細に報告されている。
あるという特徴を有し、ＢＳＴ膜の電極材料としての適
用が検討されている。電極材料としてＲｕを用いた薄膜
キャパシタおよびその製造方法については、インターナ
ショナル・エレクトロン・デバイス・ミーティング『Ｉ
ＥＤＭ』“１９９５年、テクニカルダイジェスト、１１
５〜１１８頁、及び同テクニカルダイジェスト、９０３
〜９０６頁に、それぞれＡ．ユウキ等、及びＹ．ニシオ
カ等によって詳細に報告されている。
【０００４】従来の高誘電率膜としてチタン酸バリウム
ストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 ；以下ＢＳＴ
と略す）を用い、上部電極がＲｕ単層を用いた薄膜キャ
パシタには、Ｒｕの膜厚の記載はない。また、従来の薄
膜キャパシタの製造方法では、Ｒｕの微細加工は、Ｓｉ
Ｏ2 マスクを用いて反応性イオンエッチング法により行
われている。
ストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 ；以下ＢＳＴ
と略す）を用い、上部電極がＲｕ単層を用いた薄膜キャ
パシタには、Ｒｕの膜厚の記載はない。また、従来の薄
膜キャパシタの製造方法では、Ｒｕの微細加工は、Ｓｉ
Ｏ2 マスクを用いて反応性イオンエッチング法により行
われている。
【０００５】
【発明が解決しようとする課題】一般に、薄膜キャパシ
タの容量を増加させるためには、電極間隔、つまり容量
膜である高誘電率膜の膜厚を薄くすることが必要であ
る。特に、１Ｇｂｉｔ以上の次世代高密度ＤＲＡＭを考
えた場合においてはＢＳＴなどの高誘電率膜を用いても
２０〜３０ｎｍ程度の極薄膜化が必要である。しかしな
がら、このような高誘電率膜の極薄膜化は薄膜キャパシ
タのリーク電流を増大させるという問題がある。一般
に、キャパシタの面積を勘案し、このような薄膜キャパ
シタのリーク電流密度は、１Ｖ印加時で１×１０-8Ａｃ
ｍ-2以下が必要とされている。
タの容量を増加させるためには、電極間隔、つまり容量
膜である高誘電率膜の膜厚を薄くすることが必要であ
る。特に、１Ｇｂｉｔ以上の次世代高密度ＤＲＡＭを考
えた場合においてはＢＳＴなどの高誘電率膜を用いても
２０〜３０ｎｍ程度の極薄膜化が必要である。しかしな
がら、このような高誘電率膜の極薄膜化は薄膜キャパシ
タのリーク電流を増大させるという問題がある。一般
に、キャパシタの面積を勘案し、このような薄膜キャパ
シタのリーク電流密度は、１Ｖ印加時で１×１０-8Ａｃ
ｍ-2以下が必要とされている。
【０００６】従来の薄膜キャパシタにおいては、ＢＳＴ
の膜厚が２５ｎｍであるとき、１Ｖ印加時でのリーク電
流密度は約４×１０-8Ａｃｍ-2であり、要求される電流
密度に達していないという問題があった。
の膜厚が２５ｎｍであるとき、１Ｖ印加時でのリーク電
流密度は約４×１０-8Ａｃｍ-2であり、要求される電流
密度に達していないという問題があった。
【０００７】他方、従来の薄膜キャパシタの製造方法で
は上部電極Ｒｕの加工の際、Ｒｕ電極の上にＳｉＯ2 を
成膜し、レジストを塗布して一般的に用いられるフォト
リソグラフィ技術によりレジストを加工し、ＳｉＯ2 を
パターニングして、Ｒｕの加工を行っていた。このよう
に、従来の技術では、ＳｉＯ2 の成膜と除去という工程
が入りスループットの点で問題があった。
は上部電極Ｒｕの加工の際、Ｒｕ電極の上にＳｉＯ2 を
成膜し、レジストを塗布して一般的に用いられるフォト
リソグラフィ技術によりレジストを加工し、ＳｉＯ2 を
パターニングして、Ｒｕの加工を行っていた。このよう
に、従来の技術では、ＳｉＯ2 の成膜と除去という工程
が入りスループットの点で問題があった。
【０００８】また、Ｒｕを１Ｇｂｉｔ以上の次世代高密
度ＤＲＡＭの下部電極に用いる際、Ｒｕを０．１〜０．
２ミクロンサイズで加工しなければならないが、ＳｉＯ
2 マスクを用いた場合には、上記の理由でスループット
の点で問題があると同時に、加工形状に問題があった。
これは、ＳｉＯ2 が非晶質であり、Ｒｕドライエッチン
グにＳｉＯ2 の肩がエッチングされることによって、Ｓ
ｉＯ2 マスク面積が小さくなり、加工されたＲｕが垂直
に加工しにくいためである。
度ＤＲＡＭの下部電極に用いる際、Ｒｕを０．１〜０．
２ミクロンサイズで加工しなければならないが、ＳｉＯ
2 マスクを用いた場合には、上記の理由でスループット
の点で問題があると同時に、加工形状に問題があった。
これは、ＳｉＯ2 が非晶質であり、Ｒｕドライエッチン
グにＳｉＯ2 の肩がエッチングされることによって、Ｓ
ｉＯ2 マスク面積が小さくなり、加工されたＲｕが垂直
に加工しにくいためである。
【０００９】本発明の目的は、リーク電流密度が小さい
薄膜キャパシタを提供することにある。また、スループ
ットが高く、低温でのプロセスであるため半導体の回路
特性を劣化させることがない薄膜キャパシタの製造方法
を提供することにあり、更に、超高密度集積回路の加工
が目的の加工形状で達成できる薄膜キャパシタの製造方
法及び電極の加工方法を提供することにある。
薄膜キャパシタを提供することにある。また、スループ
ットが高く、低温でのプロセスであるため半導体の回路
特性を劣化させることがない薄膜キャパシタの製造方法
を提供することにあり、更に、超高密度集積回路の加工
が目的の加工形状で達成できる薄膜キャパシタの製造方
法及び電極の加工方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的は以下の手段
によって達成される。すなわち、本発明は、高誘電率薄
膜が、下部電極膜、及び単層或は複数層からなる上部電
極膜で挟まれた構造の薄膜キャパシタにおいて、該上部
電極膜の少なくとも該高誘電率膜に接する第１の電極層
がルテニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ
2 ）であり、かつ前記電極層の膜厚が５０ｎｍ未満であ
ることを特徴とする薄膜キャパシタを提案するものであ
る。
によって達成される。すなわち、本発明は、高誘電率薄
膜が、下部電極膜、及び単層或は複数層からなる上部電
極膜で挟まれた構造の薄膜キャパシタにおいて、該上部
電極膜の少なくとも該高誘電率膜に接する第１の電極層
がルテニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ
2 ）であり、かつ前記電極層の膜厚が５０ｎｍ未満であ
ることを特徴とする薄膜キャパシタを提案するものであ
る。
【００１１】また、本発明は、高誘電率薄膜が、下部電
極膜、及び単層或は複数層からなる上部電極膜で挟まれ
た構造の薄膜キャパシタの製造方法において、該上部電
極薄膜の少なくとも該高誘電率膜に接する電極層として
ルテニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）
を形成する工程と、該上部電極薄膜の最上層である第２
の電極層として、酸素を含む雰囲気でのドライエッチン
グによりエッチングされないか、或はドライエッチング
のエッチング速度が第１の電極層のエッチング速度の１
／１０以下である導電性電極材料を形成する工程を少な
くとも含むことを特徴とする薄膜キャパシタの製造方法
を提案するものであり、前記第２の電極層はアルミニウ
ム（Ａｌ）、チタン（Ｔｉ）、或は窒化チタン（Ｔｉ
Ｎ）のいずれかであることを含む。
極膜、及び単層或は複数層からなる上部電極膜で挟まれ
た構造の薄膜キャパシタの製造方法において、該上部電
極薄膜の少なくとも該高誘電率膜に接する電極層として
ルテニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）
を形成する工程と、該上部電極薄膜の最上層である第２
の電極層として、酸素を含む雰囲気でのドライエッチン
グによりエッチングされないか、或はドライエッチング
のエッチング速度が第１の電極層のエッチング速度の１
／１０以下である導電性電極材料を形成する工程を少な
くとも含むことを特徴とする薄膜キャパシタの製造方法
を提案するものであり、前記第２の電極層はアルミニウ
ム（Ａｌ）、チタン（Ｔｉ）、或は窒化チタン（Ｔｉ
Ｎ）のいずれかであることを含む。
【００１２】また、本発明は、高誘電率膜が、下部電
極、及び上部電極で挟まれた構造の薄膜キャパシタの製
造方法であり、少なくとも下部電極、或は上部電極にル
テニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）層
の酸素を含む雰囲気でのドライエッチングの工程が含ま
れる製造方法において、該ルテニウム、或は酸化ルテニ
ウムの電極層をドライエッチの工程が、該電極の最表面
がアルミニウム（Ａｌ）、チタン（Ｔｉ）、或は窒化チ
タン（ＴｉＮ）のいずれかで形成された電極構造でのエ
ッチング工程であることを特徴とする薄膜キャパシタの
製造方法を提案するものであり、更に本発明は単層或は
複数層で構成された電極で、かつ前記電極にルテニウム
（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）の層が含ま
れ、かつ該ルテニウム（Ｒｕ）、或は該酸化ルテニウム
（ＲｕＯ2 ）が酸素を含む雰囲気でのドライエッチング
工程を有する電極の加工方法において、前記ドライエッ
チングの工程が、該電極の最表面がアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、或は窒化チタン（ＴｉＮ）のい
ずれかで形成された電極構造でのエッチング工程である
ことを特徴とする電極の加工方法を提案するものであ
る。
極、及び上部電極で挟まれた構造の薄膜キャパシタの製
造方法であり、少なくとも下部電極、或は上部電極にル
テニウム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）層
の酸素を含む雰囲気でのドライエッチングの工程が含ま
れる製造方法において、該ルテニウム、或は酸化ルテニ
ウムの電極層をドライエッチの工程が、該電極の最表面
がアルミニウム（Ａｌ）、チタン（Ｔｉ）、或は窒化チ
タン（ＴｉＮ）のいずれかで形成された電極構造でのエ
ッチング工程であることを特徴とする薄膜キャパシタの
製造方法を提案するものであり、更に本発明は単層或は
複数層で構成された電極で、かつ前記電極にルテニウム
（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）の層が含ま
れ、かつ該ルテニウム（Ｒｕ）、或は該酸化ルテニウム
（ＲｕＯ2 ）が酸素を含む雰囲気でのドライエッチング
工程を有する電極の加工方法において、前記ドライエッ
チングの工程が、該電極の最表面がアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、或は窒化チタン（ＴｉＮ）のい
ずれかで形成された電極構造でのエッチング工程である
ことを特徴とする電極の加工方法を提案するものであ
る。
【００１３】
【発明の実施の形態】以下、本発明を更に詳細に説明す
る。
る。
【００１４】本発明者等は、高誘電率膜としてＢＳＴを
用い、上部電極としてＲｕ、及びＲｕＯ2 をそれぞれ用
いて薄膜キャパシタを形成し、そのリーク電流特性を調
べた。下部電極は白金（Ｐｔ）である。その結果、上部
電極の膜厚を１００ｎｍ以下にすることによって、リー
ク電流が減少することを見出した。同時に、膜厚が５０
ｎｍ未満でリーク電流の減少傾向が顕著であることを見
出した。上部電極の膜厚が２００ｎｍを基準とすると、
膜厚が５０ｎｍで約１／１０に減少し、膜厚が３０ｎｍ
では約１／１５に減少した。この理由の詳細は不明であ
るが、上部電極形成時のＢＳＴ膜へのダメージの減少、
ストレスの減少が考えられる。
用い、上部電極としてＲｕ、及びＲｕＯ2 をそれぞれ用
いて薄膜キャパシタを形成し、そのリーク電流特性を調
べた。下部電極は白金（Ｐｔ）である。その結果、上部
電極の膜厚を１００ｎｍ以下にすることによって、リー
ク電流が減少することを見出した。同時に、膜厚が５０
ｎｍ未満でリーク電流の減少傾向が顕著であることを見
出した。上部電極の膜厚が２００ｎｍを基準とすると、
膜厚が５０ｎｍで約１／１０に減少し、膜厚が３０ｎｍ
では約１／１５に減少した。この理由の詳細は不明であ
るが、上部電極形成時のＢＳＴ膜へのダメージの減少、
ストレスの減少が考えられる。
【００１５】本発明者等は、高誘電率膜としてＢＳＴを
用い、ＢＳＴに接する上部電極層としてＲｕ，ＲｕＯ2
の上部にＡｌ、Ｔｉ及びＴｉＮをそれぞれ形成した。こ
の上にレジストを塗布し、通常のフォトリソグラフィ技
術によりレジストを加工し、それをマスクとしてＲｕ、
ＲｕＯ2 の上のそれぞれの導電性電極をドライエッチン
グした。この時、塩素ガスを用いた。続けて、酸素を含
む雰囲気でＲｕ、ＲｕＯ2 をドライエッチングすると、
Ｒｕ、ＲｕＯ2 のエッチングとともにレジストもエッチ
ングが進行するが、Ｒｕ、ＲｕＯ2 の上の導電性電極は
エッチングさせず、Ｒｕ、ＲｕＯ2 を加工することがで
きることが分かった。残存したレジストはＯ2 アッシン
グで容易に除去できた。同時に、Ｒｕ、ＲｕＯ2 の上の
導電性電極はこのまま上部電極として使用可能であり、
不要ならばレジスト除去後連続してドライエッチ可能で
あることも確認した。この手法では、ＳｉＯ2 の形成、
及び除去の工程は必要なく、非常に簡便でスループット
が高いことが明らかとなった。また第２の電極層として
ドライエッチングのエッチング速度が第１の電極層のエ
ッチング速度の１／１０以下の電極材料を用いるように
しても第２の電極をエッチングさせることなく、第１電
極のＲｕ、ＲｕＯ2 を加工することができることが分か
った。
用い、ＢＳＴに接する上部電極層としてＲｕ，ＲｕＯ2
の上部にＡｌ、Ｔｉ及びＴｉＮをそれぞれ形成した。こ
の上にレジストを塗布し、通常のフォトリソグラフィ技
術によりレジストを加工し、それをマスクとしてＲｕ、
ＲｕＯ2 の上のそれぞれの導電性電極をドライエッチン
グした。この時、塩素ガスを用いた。続けて、酸素を含
む雰囲気でＲｕ、ＲｕＯ2 をドライエッチングすると、
Ｒｕ、ＲｕＯ2 のエッチングとともにレジストもエッチ
ングが進行するが、Ｒｕ、ＲｕＯ2 の上の導電性電極は
エッチングさせず、Ｒｕ、ＲｕＯ2 を加工することがで
きることが分かった。残存したレジストはＯ2 アッシン
グで容易に除去できた。同時に、Ｒｕ、ＲｕＯ2 の上の
導電性電極はこのまま上部電極として使用可能であり、
不要ならばレジスト除去後連続してドライエッチ可能で
あることも確認した。この手法では、ＳｉＯ2 の形成、
及び除去の工程は必要なく、非常に簡便でスループット
が高いことが明らかとなった。また第２の電極層として
ドライエッチングのエッチング速度が第１の電極層のエ
ッチング速度の１／１０以下の電極材料を用いるように
しても第２の電極をエッチングさせることなく、第１電
極のＲｕ、ＲｕＯ2 を加工することができることが分か
った。
【００１６】同様に、特にＲｕ、ＲｕＯ2 を超微細に加
工する際、Ｒｕ、ＲｕＯ2 電極の上面にＡｌ、Ｔｉ或い
はＴｉＮを形成し、上記と同様な工程でドライエッチン
グ加工を行ったが、Ａｌ、Ｔｉ或いはＴｉＮはまったく
肩崩れせず、Ｒｕ、ＲｕＯ2をほぼ垂直に加工すること
が可能であった。
工する際、Ｒｕ、ＲｕＯ2 電極の上面にＡｌ、Ｔｉ或い
はＴｉＮを形成し、上記と同様な工程でドライエッチン
グ加工を行ったが、Ａｌ、Ｔｉ或いはＴｉＮはまったく
肩崩れせず、Ｒｕ、ＲｕＯ2をほぼ垂直に加工すること
が可能であった。
【００１７】更に、本発明を図面を参照して説明する。
【００１８】図１は本発明の薄膜キャパシタの一例を示
す断面図である。本発明の薄膜キャパシタは図１に示す
ように、基板表面が熱酸化で形成されたＳｉＯ2 ４を有
するシリコン（Ｓｉ）基板５上に高誘電率薄膜２が下部
電極３及び上部電極膜１で挟まれた構造を設けてなるも
のである。
す断面図である。本発明の薄膜キャパシタは図１に示す
ように、基板表面が熱酸化で形成されたＳｉＯ2 ４を有
するシリコン（Ｓｉ）基板５上に高誘電率薄膜２が下部
電極３及び上部電極膜１で挟まれた構造を設けてなるも
のである。
【００１９】高誘電率薄膜２としてはＳｒＴｉＯ3 、
（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴ）、ＢａＴｉＯ3 、
（Ｐｂ，Ｚｒ）ＴｉＯ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 等が挙
げられ、厚みは１５〜２００ｎｍの範囲が好ましい。
（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴ）、ＢａＴｉＯ3 、
（Ｐｂ，Ｚｒ）ＴｉＯ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 等が挙
げられ、厚みは１５〜２００ｎｍの範囲が好ましい。
【００２０】上部電極膜１は単層或は複数層からなり、
少なくとも高誘電率膜に接する第１の電極層はルテニウ
ム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）からな
り、かつその膜厚が５０ｎｍ未満５ｎｍ以上であること
が特に肝要である。
少なくとも高誘電率膜に接する第１の電極層はルテニウ
ム（Ｒｕ）、或は酸化ルテニウム（ＲｕＯ2 ）からな
り、かつその膜厚が５０ｎｍ未満５ｎｍ以上であること
が特に肝要である。
【００２１】膜厚が５０ｎｍを越えると薄膜キャパシタ
のリーク電流を増大させるので好ましくなく、５ｎｍ未
満では均一膜が得られにくい（面内での局所的不連続
の）問題があり好ましくない。また上部電極膜１が複数
層からなる場合は第２の電極膜としては、アルミニウム
（Ａｌ）、チタン（Ｔｉ）或は窒化チタン（ＴｉＮ）が
好ましく用いられる。
のリーク電流を増大させるので好ましくなく、５ｎｍ未
満では均一膜が得られにくい（面内での局所的不連続
の）問題があり好ましくない。また上部電極膜１が複数
層からなる場合は第２の電極膜としては、アルミニウム
（Ａｌ）、チタン（Ｔｉ）或は窒化チタン（ＴｉＮ）が
好ましく用いられる。
【００２２】また下部電極３としてＰｔ、Ｒｕ、ＲｕＯ
2、Ｉｒ、ＩｒＯ2等が挙げられ、厚みは５〜５００ｎｍ
の範囲が好ましい。
2、Ｉｒ、ＩｒＯ2等が挙げられ、厚みは５〜５００ｎｍ
の範囲が好ましい。
【００２３】前記の膜はいずれもＤＣマグネトロンスパ
ッタ法、ＲＦマグネトロンスパッタ法、ＥＣＲスパッタ
法、気相成長法等の方法で成膜可能である。
ッタ法、ＲＦマグネトロンスパッタ法、ＥＣＲスパッタ
法、気相成長法等の方法で成膜可能である。
【００２４】
【実施例】以下本発明を実施例により更に具体的に説明
する。
する。
【００２５】（実施例１）以下、本発明の実施例につい
て、図１を参照しながら説明する。図１は実施例１に関
わる薄膜キャパシタの断面図である。高誘電率膜２とし
てＢＳＴを用い、基板表面が熱酸化で形成されたＳｉＯ
2 ４を有するシリコン（Ｓｉ）基板５上に、下部電極３
としてＰｔ、高誘電率膜２、上部電極として単層のＲｕ
が３０ｎｍ形成された構造となっている。この実施例で
は、ＢＳＴ膜厚は３０ｎｍであり、すべての膜はＤＣマ
グネトロンスパッタリング法によって形成した。上部電
極の形状は、０．２ｍｍφの円形である。電気特性を測
定した結果、誘電率は、２９０であり、リーク電流密度
Ｊは８×１０-9Ａｃｍ-2であった。本発明のＲｕの薄膜
化の効果を調べるため、同じ試料に対し上部電極である
Ｒｕの膜厚を２００ｎｍまで変化させて調べた結果、２
００ｎｍでＪは８×１０-8Ａｃｍ-2、１００ｎｍで１．
５×１０-8Ａｃｍ-2であり、本発明の効果が確認され
た。誘電率は、上部電極の膜厚によらず一定であった。
て、図１を参照しながら説明する。図１は実施例１に関
わる薄膜キャパシタの断面図である。高誘電率膜２とし
てＢＳＴを用い、基板表面が熱酸化で形成されたＳｉＯ
2 ４を有するシリコン（Ｓｉ）基板５上に、下部電極３
としてＰｔ、高誘電率膜２、上部電極として単層のＲｕ
が３０ｎｍ形成された構造となっている。この実施例で
は、ＢＳＴ膜厚は３０ｎｍであり、すべての膜はＤＣマ
グネトロンスパッタリング法によって形成した。上部電
極の形状は、０．２ｍｍφの円形である。電気特性を測
定した結果、誘電率は、２９０であり、リーク電流密度
Ｊは８×１０-9Ａｃｍ-2であった。本発明のＲｕの薄膜
化の効果を調べるため、同じ試料に対し上部電極である
Ｒｕの膜厚を２００ｎｍまで変化させて調べた結果、２
００ｎｍでＪは８×１０-8Ａｃｍ-2、１００ｎｍで１．
５×１０-8Ａｃｍ-2であり、本発明の効果が確認され
た。誘電率は、上部電極の膜厚によらず一定であった。
【００２６】（実施例２）実施例１と同様に、高誘電率
膜２としてＢＳＴを用い、基板表面が熱酸化で形成され
たＳｉＯ2 ４を有するシリコン（Ｓｉ）基板５上に、下
部電極３としてＰｔ、高誘電率膜２、上部電極としてＲ
ｕ（３０ｎｍ）、Ａｌ（１００ｎｍ）が下から順に積層
された電極である構造となっている。この実施例では、
ＢＳＴ膜厚は３０ｎｍであり、すべての膜はＤＣマグネ
トロンスパッタリング法によって形成した。上部電極の
形状は、０．２ｍｍφの円形である。電気特性を測定し
た結果、誘電率は、２９０であり、リーク電流密度Ｊは
８×１０-9Ａｃｍ-2であった。本発明の効果を調べるた
め、実施例１で行ったことと同様に、上部電極層のＡｌ
の膜厚を一定として、Ｒｕの薄膜化の効果を調べた。結
果は、実施例１とまったく同一であり、本発明の効果が
確認された。
膜２としてＢＳＴを用い、基板表面が熱酸化で形成され
たＳｉＯ2 ４を有するシリコン（Ｓｉ）基板５上に、下
部電極３としてＰｔ、高誘電率膜２、上部電極としてＲ
ｕ（３０ｎｍ）、Ａｌ（１００ｎｍ）が下から順に積層
された電極である構造となっている。この実施例では、
ＢＳＴ膜厚は３０ｎｍであり、すべての膜はＤＣマグネ
トロンスパッタリング法によって形成した。上部電極の
形状は、０．２ｍｍφの円形である。電気特性を測定し
た結果、誘電率は、２９０であり、リーク電流密度Ｊは
８×１０-9Ａｃｍ-2であった。本発明の効果を調べるた
め、実施例１で行ったことと同様に、上部電極層のＡｌ
の膜厚を一定として、Ｒｕの薄膜化の効果を調べた。結
果は、実施例１とまったく同一であり、本発明の効果が
確認された。
【００２７】（実施例３）本実施例では、下部電極３と
してＲｕＯ2 、高誘電率膜２としてＢＳＴ、上部電極１
の第１の電極層としてＲｕ、第２の電極層としてＴｉＮ
を用いた例について、図２を参照しながら説明する。
してＲｕＯ2 、高誘電率膜２としてＢＳＴ、上部電極１
の第１の電極層としてＲｕ、第２の電極層としてＴｉＮ
を用いた例について、図２を参照しながら説明する。
【００２８】基板表面が熱酸化で形成されたＳｉＯ2 ４
を有するシリコン（Ｓｉ）基板５上に、下部電極３（Ｒ
ｕＯ2 ）、高誘電率膜２（ＢＳＴ）、上部電極１の第１
の電極層６（Ｒｕ）、第２の電極層７（ＴｉＮ）を順次
ＤＣマグネトロンスパッタ法で成膜した。膜厚は、下部
電極が２００ｎｍ、ＢＳＴは３０ｎｍ、第１の電極層が
３０ｎｍ、第２の電極層が７０ｎｍとした。続けて、レ
ジスト８を塗布し、図２（ａ）に示す基板を得た。レジ
ストを通常のｉ線によるリソグラフィ技術により露光、
加工し、図２（ｂ）を形成した。この基板をドライエッ
チング装置に入れ、まず、第２の電極層７であるＴｉＮ
をＣｌ2 プラズマガスによりエッチングした。この時、
エッチング装置のチャンバ圧力は１５ｍＴｏｒｒ、プラ
ズマパワーは５０Ｗであった。続けて、第１の電極層６
であるＲｕをＯ2 とＣｌ2 の混合ガス（Ｃｌ2 が１０
％）を用いてエッチングした。この時のチャンバ圧力は
２０ｍＴｏｒｒ、プラズマパワーは１００Ｗである。Ｒ
ｕをドライエッチング中にレジストはほとんど消失した
が、残存したレジストを除去するため、酸素プラズマに
よるアッシングにより除去した。その結果、図２（ｃ）
に示すような上部電極が加工された薄膜キャパシタが得
られた。同様に、第２の電極層として、Ａｌ、或はＴｉ
を用いて同様な製造方法で検討したが、まったく同様な
薄膜キャパシタが得られた。このキャパシタの電気特性
は、実施例１、２と同様な良好な特性を示した。
を有するシリコン（Ｓｉ）基板５上に、下部電極３（Ｒ
ｕＯ2 ）、高誘電率膜２（ＢＳＴ）、上部電極１の第１
の電極層６（Ｒｕ）、第２の電極層７（ＴｉＮ）を順次
ＤＣマグネトロンスパッタ法で成膜した。膜厚は、下部
電極が２００ｎｍ、ＢＳＴは３０ｎｍ、第１の電極層が
３０ｎｍ、第２の電極層が７０ｎｍとした。続けて、レ
ジスト８を塗布し、図２（ａ）に示す基板を得た。レジ
ストを通常のｉ線によるリソグラフィ技術により露光、
加工し、図２（ｂ）を形成した。この基板をドライエッ
チング装置に入れ、まず、第２の電極層７であるＴｉＮ
をＣｌ2 プラズマガスによりエッチングした。この時、
エッチング装置のチャンバ圧力は１５ｍＴｏｒｒ、プラ
ズマパワーは５０Ｗであった。続けて、第１の電極層６
であるＲｕをＯ2 とＣｌ2 の混合ガス（Ｃｌ2 が１０
％）を用いてエッチングした。この時のチャンバ圧力は
２０ｍＴｏｒｒ、プラズマパワーは１００Ｗである。Ｒ
ｕをドライエッチング中にレジストはほとんど消失した
が、残存したレジストを除去するため、酸素プラズマに
よるアッシングにより除去した。その結果、図２（ｃ）
に示すような上部電極が加工された薄膜キャパシタが得
られた。同様に、第２の電極層として、Ａｌ、或はＴｉ
を用いて同様な製造方法で検討したが、まったく同様な
薄膜キャパシタが得られた。このキャパシタの電気特性
は、実施例１、２と同様な良好な特性を示した。
【００２９】この工程では、マスクとしてＳｉＯ2 を形
成しておらず、本発明の効果が確認された。
成しておらず、本発明の効果が確認された。
【００３０】上記実施例では、第２の電極層を除去せ
ず、電極としてそのまま使用したが、レジストをアッシ
ング除去した後、Ｃｌ2 のプラズマガスによるドライエ
ッチングにより第２の電極層７（ＴｉＮ）を除去した薄
膜キャパシタも制作したが、除去しない場合と電気的特
性は同一であった。
ず、電極としてそのまま使用したが、レジストをアッシ
ング除去した後、Ｃｌ2 のプラズマガスによるドライエ
ッチングにより第２の電極層７（ＴｉＮ）を除去した薄
膜キャパシタも制作したが、除去しない場合と電気的特
性は同一であった。
【００３１】（実施例４）本実施例では、下部電極であ
るＲｕを極微細加工した例について図３を用いて説明す
る。
るＲｕを極微細加工した例について図３を用いて説明す
る。
【００３２】基板表面が熱酸化で形成されたＳｉＯ2 ４
を有するシリコン（Ｓｉ）基板５上に、Ｒｕ９を３００
ｎｍ、ＴｉＮ１０を１００ｎｍ、ＤＣマグネトロンスパ
ッタ法により成膜した。この基板に化学増幅レジスト８
を塗布し、図３（ａ）なる基板を形成した。電子ビーム
露光により、加工寸法０．２ミクロン×０．５ミクロン
のパターンを形成し、レジスト８を加工し、図３（ｂ）
なる基板を形成した。この基板をドライエッチング装置
に入れ、レジスト８をマスクとして、ＴｉＮ１０をＣｌ
2 プラズマによるエッチングを行った。この時のエッチ
ング装置の圧力は１５ｍＴｏｒｒ、プラズマパワーは５
０Ｗである。続けて、Ｒｕ９をＯ2 とＣｌ2 の混合ガス
（Ｃｌ2 が１０％）を用いてエッチングした。この時の
チャンバ圧力は２０ｍＴｏｒｒ、プラズマパワーは１０
０Ｗである。Ｒｕをドライエッチング中にレジストは消
失した。続けて、ＴｉＮ１０をＣｌ2 プラズマエッチン
グし除去し、図３（ｃ）に示す基板を得た。この時のエ
ッチング装置の圧力は１５ｍＴｏｒｒ、プラズマパワー
は５０Ｗである。
を有するシリコン（Ｓｉ）基板５上に、Ｒｕ９を３００
ｎｍ、ＴｉＮ１０を１００ｎｍ、ＤＣマグネトロンスパ
ッタ法により成膜した。この基板に化学増幅レジスト８
を塗布し、図３（ａ）なる基板を形成した。電子ビーム
露光により、加工寸法０．２ミクロン×０．５ミクロン
のパターンを形成し、レジスト８を加工し、図３（ｂ）
なる基板を形成した。この基板をドライエッチング装置
に入れ、レジスト８をマスクとして、ＴｉＮ１０をＣｌ
2 プラズマによるエッチングを行った。この時のエッチ
ング装置の圧力は１５ｍＴｏｒｒ、プラズマパワーは５
０Ｗである。続けて、Ｒｕ９をＯ2 とＣｌ2 の混合ガス
（Ｃｌ2 が１０％）を用いてエッチングした。この時の
チャンバ圧力は２０ｍＴｏｒｒ、プラズマパワーは１０
０Ｗである。Ｒｕをドライエッチング中にレジストは消
失した。続けて、ＴｉＮ１０をＣｌ2 プラズマエッチン
グし除去し、図３（ｃ）に示す基板を得た。この時のエ
ッチング装置の圧力は１５ｍＴｏｒｒ、プラズマパワー
は５０Ｗである。
【００３３】得られた基板を電子顕微鏡で観察した結
果、設計寸法通りに加工がなされていることを確認し
た。また、ＴｉＮの変わりにＴｉ、或はＡｌを用いた場
合についても実験を行ったが、同一の結果を得た。
果、設計寸法通りに加工がなされていることを確認し
た。また、ＴｉＮの変わりにＴｉ、或はＡｌを用いた場
合についても実験を行ったが、同一の結果を得た。
【００３４】上記実施例では、高誘電率膜としてＢＳＴ
を用いたが、本発明はこの材料に限定されずチタン酸ス
トロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（Ｂ
ａＴｉＯ3 ）、（Ｐｂ，Ｚｒ）ＴｉＯ3 やＳｒＢｉ2 Ｔ
ａ2 Ｏ9 など他の高誘電体膜でも良い。
を用いたが、本発明はこの材料に限定されずチタン酸ス
トロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（Ｂ
ａＴｉＯ3 ）、（Ｐｂ，Ｚｒ）ＴｉＯ3 やＳｒＢｉ2 Ｔ
ａ2 Ｏ9 など他の高誘電体膜でも良い。
【００３５】上記実施例では、電極及び誘電体の成膜方
法としてＤＣマグネトロンスパッタ法を用いたが、本発
明はこれに限定されず、ＲＦマグネトロンスパッタ法、
ＥＣＲスパッタ法、や気相成長法でも良い。
法としてＤＣマグネトロンスパッタ法を用いたが、本発
明はこれに限定されず、ＲＦマグネトロンスパッタ法、
ＥＣＲスパッタ法、や気相成長法でも良い。
【００３６】上記実施例では、Ｒｕを用いたが、本発明
はこの材料に限定されず、ＲｕＯ2でも良い。
はこの材料に限定されず、ＲｕＯ2でも良い。
【００３７】
【発明の効果】以上、説明したように、本発明の薄膜キ
ャパシタによれば、リーク電流密度が小さく、電気的特
性に優れるという効果がある。また、本発明の薄膜キャ
パシタの製造方法によれば、スループットが高く、低温
でのプロセスであるため半導体の回路特性を劣化させる
ことがない、更に、超高密度集積回路の加工が目的の加
工形状で達成できるという効果がある。
ャパシタによれば、リーク電流密度が小さく、電気的特
性に優れるという効果がある。また、本発明の薄膜キャ
パシタの製造方法によれば、スループットが高く、低温
でのプロセスであるため半導体の回路特性を劣化させる
ことがない、更に、超高密度集積回路の加工が目的の加
工形状で達成できるという効果がある。
【図１】本発明の一実施例を示す薄膜キャパシタの断面
図である。
図である。
【図２】図２（ａ）〜（ｃ）は本発明の一実施例を示す
薄膜キャパシタの製造工程図である。
薄膜キャパシタの製造工程図である。
【図３】図３（ａ）〜（ｃ）は本発明の一実施例を示す
薄膜キャパシタの製造工程図である。
薄膜キャパシタの製造工程図である。
１ 上部電極 ２ 高誘電率膜 ３ 下部電極 ４ ＳｉＯ2 ５ Ｓｉ基板 ６ 第１の電極層 ７ 第２の電極層 ８ レジスト ９ Ｒｕ １０ ＴｉＮ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 高誘電率薄膜が、下部電極膜、及び単層
或は複数層からなる上部電極膜で挟まれた構造の薄膜キ
ャパシタにおいて、該上部電極膜の少なくとも該高誘電
率膜に接する第１の電極層がルテニウム（Ｒｕ）、或は
酸化ルテニウム（ＲｕＯ2 ）であり、かつ前記電極層の
膜厚が５０ｎｍ未満であることを特徴とする薄膜キャパ
シタ。 - 【請求項２】 高誘電率薄膜が、下部電極膜、及び単層
或は複数層からなる上部電極膜で挟まれた構造の薄膜キ
ャパシタの製造方法において、該上部電極薄膜の少なく
とも該高誘電率膜に接する電極層としてルテニウム（Ｒ
ｕ）、或は酸化ルテニウム（ＲｕＯ2 ）を形成する工程
と、該上部電極薄膜の最上層である第２の電極層とし
て、酸素を含む雰囲気でのドライエッチングによりエッ
チングされないか、或はドライエッチングのエッチング
速度が第１の電極層のエッチング速度の１／１０以下で
ある導電性電極材料を形成する工程を少なくとも含むこ
とを特徴とする薄膜キャパシタの製造方法。 - 【請求項３】 前記第２の電極層はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、或は窒化チタン（ＴｉＮ）のい
ずれかである請求項２記載の薄膜キャパシタの製造方
法。 - 【請求項４】 高誘電率膜が、下部電極、及び上部電極
で挟まれた構造の薄膜キャパシタの製造方法であり、少
なくとも下部電極、或は上部電極にルテニウム（Ｒ
ｕ）、或は酸化ルテニウム（ＲｕＯ2 ）層の酸素を含む
雰囲気でのドライエッチングの工程が含まれる製造方法
において、該ルテニウム、或は酸化ルテニウムの電極層
をドライエッチの工程が、該電極の最表面がアルミニウ
ム（Ａｌ）、チタン（Ｔｉ）、或は窒化チタン（Ｔｉ
Ｎ）のいずれかで形成された電極構造でのエッチング工
程であることを特徴とする薄膜キャパシタの製造方法。 - 【請求項５】 単層、或は複数層で構成された電極で、
かつ前記電極にルテニウム（Ｒｕ）、或は酸化ルテニウ
ム（ＲｕＯ2 ）の層が含まれ、かつ該ルテニウム（Ｒ
ｕ）、或は該酸化ルテニウム（ＲｕＯ2 ）が酸素を含む
雰囲気でのドライエッチング工程を有する電極の加工方
法において、前記ドライエッチングの工程が、該電極の
最表面がアルミニウム（Ａｌ）、チタン（Ｔｉ）、或は
窒化チタン（ＴｉＮ）のいずれかで形成された電極構造
でのエッチング工程であることを特徴とする電極の加工
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321636A JPH10163447A (ja) | 1996-12-02 | 1996-12-02 | 薄膜キャパシタ、その製造方法および電極の加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321636A JPH10163447A (ja) | 1996-12-02 | 1996-12-02 | 薄膜キャパシタ、その製造方法および電極の加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163447A true JPH10163447A (ja) | 1998-06-19 |
Family
ID=18134723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8321636A Pending JPH10163447A (ja) | 1996-12-02 | 1996-12-02 | 薄膜キャパシタ、その製造方法および電極の加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163447A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319765B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a memory device with a high dielectric capacitor |
| US6775150B1 (en) | 2000-08-30 | 2004-08-10 | Intel Corporation | Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture |
| US6970362B1 (en) | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
| JP2007305892A (ja) * | 2006-05-15 | 2007-11-22 | Fujitsu Ltd | 金属膜のエッチング方法及び半導体装置の製造方法 |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
-
1996
- 1996-12-02 JP JP8321636A patent/JPH10163447A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319765B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a memory device with a high dielectric capacitor |
| US6970362B1 (en) | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
| US7339798B2 (en) | 2000-07-31 | 2008-03-04 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
| US6775150B1 (en) | 2000-08-30 | 2004-08-10 | Intel Corporation | Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture |
| US7120031B2 (en) | 2000-08-30 | 2006-10-10 | Intel Corporation | Data processing system comprising ceramic/organic hybrid substrate with embedded capacitors |
| US7535728B2 (en) | 2000-08-30 | 2009-05-19 | Intel Corporation | Electronic assemblies comprising ceramic/organic hybrid substrate with embedded capacitors |
| JP2007305892A (ja) * | 2006-05-15 | 2007-11-22 | Fujitsu Ltd | 金属膜のエッチング方法及び半導体装置の製造方法 |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
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