JPH08111509A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08111509A JPH08111509A JP6243952A JP24395294A JPH08111509A JP H08111509 A JPH08111509 A JP H08111509A JP 6243952 A JP6243952 A JP 6243952A JP 24395294 A JP24395294 A JP 24395294A JP H08111509 A JPH08111509 A JP H08111509A
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Links
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 スタックドキャパシタ型ＤＲＡＭ型で、一層
の微細化が可能となる製造方法を得る。 【構成】 キャパシタ絶縁層１５として高誘電率材料で
あるＢＳＴ＝（Ｂａ，Ｓｒ）ＴｉＯ3を採用して膜厚を
大きくする。これにより、エッチングにより開口１８を
形成するときにキャパシタ絶縁層１５を残留させる（図
１（２））。その後、全面にシリコン酸化膜を形成しこ
れをエッチバックして枠付酸化膜１９ａを形成する。次
にこの枠付酸化膜１９ａをマスクにしてキャパシタ絶縁
層１５、層間絶縁膜６をエッチングしてコンタクトホー
ルを形成する。 【効果】 レジストパターンで決まる寸法より小さい径
のコンタクトホールを形成することができる。
の微細化が可能となる製造方法を得る。 【構成】 キャパシタ絶縁層１５として高誘電率材料で
あるＢＳＴ＝（Ｂａ，Ｓｒ）ＴｉＯ3を採用して膜厚を
大きくする。これにより、エッチングにより開口１８を
形成するときにキャパシタ絶縁層１５を残留させる（図
１（２））。その後、全面にシリコン酸化膜を形成しこ
れをエッチバックして枠付酸化膜１９ａを形成する。次
にこの枠付酸化膜１９ａをマスクにしてキャパシタ絶縁
層１５、層間絶縁膜６をエッチングしてコンタクトホー
ルを形成する。 【効果】 レジストパターンで決まる寸法より小さい径
のコンタクトホールを形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は、いわゆるスタックド
型キャパシタのメモリ等の半導体装置の製造方法に関す
るものである。
型キャパシタのメモリ等の半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】スタックドキャパシタ型のメモリセルは
メモリを構成するトランジスタセルとキャパシタセルと
を立体的に配置することにより、同一スペース内で、キ
ャパシタ面積の拡大を図らんとするものである。しかる
に、半導体装置の高集積化、経済性、高信頼性の要請の
中、これらスタックドキャパシタを構成するキャパシタ
電極と他の部分との接続構造においても、一層の微細
化、経済性、高信頼性が要求される。
メモリを構成するトランジスタセルとキャパシタセルと
を立体的に配置することにより、同一スペース内で、キ
ャパシタ面積の拡大を図らんとするものである。しかる
に、半導体装置の高集積化、経済性、高信頼性の要請の
中、これらスタックドキャパシタを構成するキャパシタ
電極と他の部分との接続構造においても、一層の微細
化、経済性、高信頼性が要求される。
【０００３】ここでは、ＤＲＡＭを例にとって説明す
る。図１１、１２は従来のスタックドキャパシタ型ＤＲ
ＡＭのワード線方向の断面図で、半導体基板上に既に形
成されているトランジスタセルの上部に層間絶縁膜を介
してキャパシタセルを形成する一連の製造工程を示すも
のである。先ず、図１１（１）により、既に形成されて
いるトランジスタセルについて説明する。図において、
１は半導体基板としてのシリコン基板、２はこのシリコ
ン基板１上に形成された素子分離領域、３はこの素子分
離領域２間に形成されたトランジスタ素子領域、４はワ
ード線、５はビット線である。そして、５０は、トラン
ジスタセルとキャパシタセルとが形成されるメモリセル
領域、６０はメモリセル領域５０に隣接する周辺回路領
域である。
る。図１１、１２は従来のスタックドキャパシタ型ＤＲ
ＡＭのワード線方向の断面図で、半導体基板上に既に形
成されているトランジスタセルの上部に層間絶縁膜を介
してキャパシタセルを形成する一連の製造工程を示すも
のである。先ず、図１１（１）により、既に形成されて
いるトランジスタセルについて説明する。図において、
１は半導体基板としてのシリコン基板、２はこのシリコ
ン基板１上に形成された素子分離領域、３はこの素子分
離領域２間に形成されたトランジスタ素子領域、４はワ
ード線、５はビット線である。そして、５０は、トラン
ジスタセルとキャパシタセルとが形成されるメモリセル
領域、６０はメモリセル領域５０に隣接する周辺回路領
域である。
【０００４】次に、キャパシタセルの製造方法について
説明する。先ず、メモリセル領域５０および周辺回路領
域６０にわたって形成されたシリコン酸化膜からなる層
間絶縁膜６上の全面にポリシリコンからなる厚さ５００
〜５０００オンク゛ストロームのキャパシタ下部電極層７を形成
する（同図（１））。次に、キャパシタ下部電極層７上
にレジストパターン（図示せず）を形成し、このレジス
トパターンをマスクにしてキャパシタ下部電極層７をエ
ッチングしメモリセル領域５０にキャパシタ下部電極７
ａを形成する（同図（２））。
説明する。先ず、メモリセル領域５０および周辺回路領
域６０にわたって形成されたシリコン酸化膜からなる層
間絶縁膜６上の全面にポリシリコンからなる厚さ５００
〜５０００オンク゛ストロームのキャパシタ下部電極層７を形成
する（同図（１））。次に、キャパシタ下部電極層７上
にレジストパターン（図示せず）を形成し、このレジス
トパターンをマスクにしてキャパシタ下部電極層７をエ
ッチングしメモリセル領域５０にキャパシタ下部電極７
ａを形成する（同図（２））。
【０００５】次に、全面に、順次キャパシタ絶縁層８お
よびキャパシタ上部電極層９を形成する（同図
（３））。ここで、キャパシタ絶縁層８の材料にはキャ
パシタ用絶縁材であるＳｉｘＮｙＯｚを使用しておりそ
の比誘電率（約７．５）と必要キャパシタンスとの関係
から厚さは４０〜２００オンク゛ストロームに設定される。キャ
パシタ上部電極層９はキャパシタ下部電極層７と同様、
厚さ５００〜５０００オンク゛ストロームのポリシリコン膜から
なる。
よびキャパシタ上部電極層９を形成する（同図
（３））。ここで、キャパシタ絶縁層８の材料にはキャ
パシタ用絶縁材であるＳｉｘＮｙＯｚを使用しておりそ
の比誘電率（約７．５）と必要キャパシタンスとの関係
から厚さは４０〜２００オンク゛ストロームに設定される。キャ
パシタ上部電極層９はキャパシタ下部電極層７と同様、
厚さ５００〜５０００オンク゛ストロームのポリシリコン膜から
なる。
【０００６】次に図１２（１）に移り、キャパシタ上部
電極層９上にレジストパターン（図示せず）を形成し、
このレジストパターンをマスクにしてキャパシタ上部電
極層９をエッチングし、周辺回路領域６０内のキャパシ
タ上部電極層９に開口１０を形成する。この場合、ＤＲ
ＡＭの微細化、大容量化に伴い、上述した通りキャパシ
タ絶縁層８の厚さが薄いため、キャパシタ上部電極層９
のエッチング時にキャパシタ絶縁層８もエッチングさ
れ、結局開口１０はキャパシタ上部電極層９とキャパシ
タ絶縁層８とを貫通して形成されることになる。
電極層９上にレジストパターン（図示せず）を形成し、
このレジストパターンをマスクにしてキャパシタ上部電
極層９をエッチングし、周辺回路領域６０内のキャパシ
タ上部電極層９に開口１０を形成する。この場合、ＤＲ
ＡＭの微細化、大容量化に伴い、上述した通りキャパシ
タ絶縁層８の厚さが薄いため、キャパシタ上部電極層９
のエッチング時にキャパシタ絶縁層８もエッチングさ
れ、結局開口１０はキャパシタ上部電極層９とキャパシ
タ絶縁層８とを貫通して形成されることになる。
【０００７】次に、開口１０を含む全面にシリコン酸化
膜からなる層間絶縁膜１１を形成し、その上に形成した
レジストパターン（図示せず）をマスクにして層間絶縁
膜１１、層間絶縁膜６および更に下層の絶縁膜をエッチ
ングすることにより、周辺回路領域６０のキャパシタ上
部電極層９に形成された開口１０を貫通するコンタクト
ホール１２を形成する（同図（２））。次にコンタクト
ホール１２を含む層間絶縁膜１１上に配線層１３を形成
する（同図（３））。配線層１３は周辺回路領域６０内
のキャパシタ上部電極層９を絶縁された状態で貫通し、
より下層の例えば、ワード線４やビット線５、更にはシ
リコン基板１のソース・ドレイン電極のいずれかに達
し、それらとの電気的な接続を行う。なお、このよう
に、キャパシタ上部電極層９をメモリセル領域５０のみ
ならず周辺回路領域６０にまで形成するのは、キャパシ
タ上部電極をこの周辺回路領域６０において他の部分と
接続する必要があるためである。この結果、同図（３）
に示すように、配線層１３とキャパシタ上部電極層９と
が交差する構造も存在することになる。
膜からなる層間絶縁膜１１を形成し、その上に形成した
レジストパターン（図示せず）をマスクにして層間絶縁
膜１１、層間絶縁膜６および更に下層の絶縁膜をエッチ
ングすることにより、周辺回路領域６０のキャパシタ上
部電極層９に形成された開口１０を貫通するコンタクト
ホール１２を形成する（同図（２））。次にコンタクト
ホール１２を含む層間絶縁膜１１上に配線層１３を形成
する（同図（３））。配線層１３は周辺回路領域６０内
のキャパシタ上部電極層９を絶縁された状態で貫通し、
より下層の例えば、ワード線４やビット線５、更にはシ
リコン基板１のソース・ドレイン電極のいずれかに達
し、それらとの電気的な接続を行う。なお、このよう
に、キャパシタ上部電極層９をメモリセル領域５０のみ
ならず周辺回路領域６０にまで形成するのは、キャパシ
タ上部電極をこの周辺回路領域６０において他の部分と
接続する必要があるためである。この結果、同図（３）
に示すように、配線層１３とキャパシタ上部電極層９と
が交差する構造も存在することになる。
【０００８】
【発明が解決しようとする課題】従来のスタックドキャ
パシタ型ＤＲＡＭの製造は以上のようになされており、
キャパシタ絶縁層８の厚さを薄くする結果、キャパシタ
上部電極層９のエッチング時にキャパシタ絶縁層８も同
時にエッチングされて開口１０の部分には残らない。こ
のため、後工程におけるコンタクトホール１２の形成
は、図１２で示したように、開口１０形成時のパターン
とは関係なく新たなパターンを使用して行うことにな
り、主としてその光学的側面から決定されるパターン精
度限界を越えてまでの微細化の追求をすることができな
かった。
パシタ型ＤＲＡＭの製造は以上のようになされており、
キャパシタ絶縁層８の厚さを薄くする結果、キャパシタ
上部電極層９のエッチング時にキャパシタ絶縁層８も同
時にエッチングされて開口１０の部分には残らない。こ
のため、後工程におけるコンタクトホール１２の形成
は、図１２で示したように、開口１０形成時のパターン
とは関係なく新たなパターンを使用して行うことにな
り、主としてその光学的側面から決定されるパターン精
度限界を越えてまでの微細化の追求をすることができな
かった。
【０００９】この発明は以上のような点を打開し、さら
なる微細化の追求を可能とするものである。また形成し
たキャパシタ電極層の有効活用を図り経済性を向上させ
るものである。更に、そのキャパシタ電極層の仕上がり
品質を良くして信頼性を向上させるものである。
なる微細化の追求を可能とするものである。また形成し
たキャパシタ電極層の有効活用を図り経済性を向上させ
るものである。更に、そのキャパシタ電極層の仕上がり
品質を良くして信頼性を向上させるものである。
【００１０】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、キャパシタ絶縁層を高誘電率材料で構
成したものである。
置の製造方法は、キャパシタ絶縁層を高誘電率材料で構
成したものである。
【００１１】また、請求項２に係る半導体装置の製造方
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記メモリセル領域内の上記第１
の層間絶縁膜上にキャパシタ下部電極を形成する工程、
上記メモリセル領域および周辺回路領域にわたって順次
高誘電率材料からなるキャパシタ絶縁層およびキャパシ
タ上部電極層を形成する工程、上記キャパシタ上部電極
層上に第１のレジストパターンを形成しこの第１のレジ
ストパターンをマスクにして上記周辺回路領域内の上記
キャパシタ上部電極層に第１の開口を形成する工程、上
記第１のレジストパターンを除去した後全面に酸化膜を
形成しこれをエッチバックすることにより上記第１の開
口内周に枠付酸化膜を形成する工程、上記枠付酸化膜お
よびキャパシタ上部電極層をマスクにして上記キャパシ
タ絶縁層に第２の開口を形成する工程、上記第１および
第２の開口を含む上記キャパシタ上部電極層上に第２の
層間絶縁膜を形成する工程、上記第２の層間絶縁膜上に
第２のレジストパターンを形成しこの第２のレジストパ
ターンをマスクに上記第２の層間絶縁膜を更に上記キャ
パシタ絶縁層の第２の開口をマスクに上記第１の層間絶
縁膜をそれぞれエッチングして上記半導体基板上の導電
層に至るコンタクトホールを形成する工程、および上記
第２のレジストパターンを除去した後上記コンタクトホ
ールを含む上記第２の層間絶縁膜上に配線層を形成する
工程を備えたものである。
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記メモリセル領域内の上記第１
の層間絶縁膜上にキャパシタ下部電極を形成する工程、
上記メモリセル領域および周辺回路領域にわたって順次
高誘電率材料からなるキャパシタ絶縁層およびキャパシ
タ上部電極層を形成する工程、上記キャパシタ上部電極
層上に第１のレジストパターンを形成しこの第１のレジ
ストパターンをマスクにして上記周辺回路領域内の上記
キャパシタ上部電極層に第１の開口を形成する工程、上
記第１のレジストパターンを除去した後全面に酸化膜を
形成しこれをエッチバックすることにより上記第１の開
口内周に枠付酸化膜を形成する工程、上記枠付酸化膜お
よびキャパシタ上部電極層をマスクにして上記キャパシ
タ絶縁層に第２の開口を形成する工程、上記第１および
第２の開口を含む上記キャパシタ上部電極層上に第２の
層間絶縁膜を形成する工程、上記第２の層間絶縁膜上に
第２のレジストパターンを形成しこの第２のレジストパ
ターンをマスクに上記第２の層間絶縁膜を更に上記キャ
パシタ絶縁層の第２の開口をマスクに上記第１の層間絶
縁膜をそれぞれエッチングして上記半導体基板上の導電
層に至るコンタクトホールを形成する工程、および上記
第２のレジストパターンを除去した後上記コンタクトホ
ールを含む上記第２の層間絶縁膜上に配線層を形成する
工程を備えたものである。
【００１２】また、請求項３に係る半導体装置の製造方
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記メモリセル領域内の上記第１
の層間絶縁膜上にキャパシタ下部電極を形成する工程、
上記メモリセル領域および周辺回路領域にわたって順次
高誘電率材料からなるキャパシタ絶縁層およびキャパシ
タ上部電極層を形成する工程、上記キャパシタ上部電極
層上に第１のレジストパターンを形成しこの第１のレジ
ストパターンをマスクにして上記周辺回路領域内の上記
キャパシタ上部電極層に第１の開口を形成する工程、上
記第１のレジストパターンを除去した後全面に上記高誘
電率材料からなる絶縁膜を形成しこれをエッチバックす
ることにより上記第１の開口内周に枠付絶縁膜を形成す
るとともに上記キャパシタ絶縁層に第２の開口を形成す
る工程、上記枠付絶縁膜内および上記第２の開口を含む
上記キャパシタ上部電極層上に第２の層間絶縁膜を形成
する工程、上記第２の層間絶縁膜上に第２のレジストパ
ターンを形成しこの第２のレジストパターンをマスクに
上記第２の層間絶縁膜を更に上記キャパシタ絶縁層の第
２の開口をマスクに上記第１の層間絶縁膜をそれぞれエ
ッチングして上記半導体基板上の導電層に至るコンタク
トホールを形成する工程、および上記第２のレジストパ
ターンを除去した後上記コンタクトホールを含む上記第
２の層間絶縁膜上に配線層を形成する工程を備えたもの
である。
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記メモリセル領域内の上記第１
の層間絶縁膜上にキャパシタ下部電極を形成する工程、
上記メモリセル領域および周辺回路領域にわたって順次
高誘電率材料からなるキャパシタ絶縁層およびキャパシ
タ上部電極層を形成する工程、上記キャパシタ上部電極
層上に第１のレジストパターンを形成しこの第１のレジ
ストパターンをマスクにして上記周辺回路領域内の上記
キャパシタ上部電極層に第１の開口を形成する工程、上
記第１のレジストパターンを除去した後全面に上記高誘
電率材料からなる絶縁膜を形成しこれをエッチバックす
ることにより上記第１の開口内周に枠付絶縁膜を形成す
るとともに上記キャパシタ絶縁層に第２の開口を形成す
る工程、上記枠付絶縁膜内および上記第２の開口を含む
上記キャパシタ上部電極層上に第２の層間絶縁膜を形成
する工程、上記第２の層間絶縁膜上に第２のレジストパ
ターンを形成しこの第２のレジストパターンをマスクに
上記第２の層間絶縁膜を更に上記キャパシタ絶縁層の第
２の開口をマスクに上記第１の層間絶縁膜をそれぞれエ
ッチングして上記半導体基板上の導電層に至るコンタク
トホールを形成する工程、および上記第２のレジストパ
ターンを除去した後上記コンタクトホールを含む上記第
２の層間絶縁膜上に配線層を形成する工程を備えたもの
である。
【００１３】また、請求項４に係る半導体装置の製造方
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記第１の層間絶縁膜上に第１の
レジストパターンを形成しこの第１のレジストパターン
をマスクにして上記周辺回路領域内の上記第１の層間絶
縁膜を経て上記半導体基板上の導電層に至る第１のコン
タクトホールを形成する工程、上記第１のレジストパタ
ーンを除去した後上記第１のコンタクトホールを含む上
記第１の層間絶縁膜上にキャパシタ下部電極層を形成す
る工程、上記キャパシタ下部電極層上に第２のレジスト
パターンを形成しこの第２のレジストパターンをマスク
にして上記キャパシタ下部電極層をエッチングすること
により上記メモリセル領域にキャパシタ下部電極をそし
て上記周辺回路領域に配線をそれぞれ形成する工程、全
面に順次高誘電率材料からなるキャパシタ絶縁層および
キャパシタ上部電極層を形成する工程、上記キャパシタ
上部電極層上に第３のレジストパターンを形成しこの第
３のレジストパターンをマスクにして上記周辺回路領域
の上記キャパシタ上部電極層をエッチングすることによ
り上記メモリセル領域にキャパシタ上部電極を形成する
工程、および上記第３のレジストパターンまたは上記キ
ャパシタ上部電極をマスクにして上記周辺回路領域の上
記キャパシタ絶縁層をエッチング除去する工程を備えた
ものである。
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記第１の層間絶縁膜上に第１の
レジストパターンを形成しこの第１のレジストパターン
をマスクにして上記周辺回路領域内の上記第１の層間絶
縁膜を経て上記半導体基板上の導電層に至る第１のコン
タクトホールを形成する工程、上記第１のレジストパタ
ーンを除去した後上記第１のコンタクトホールを含む上
記第１の層間絶縁膜上にキャパシタ下部電極層を形成す
る工程、上記キャパシタ下部電極層上に第２のレジスト
パターンを形成しこの第２のレジストパターンをマスク
にして上記キャパシタ下部電極層をエッチングすること
により上記メモリセル領域にキャパシタ下部電極をそし
て上記周辺回路領域に配線をそれぞれ形成する工程、全
面に順次高誘電率材料からなるキャパシタ絶縁層および
キャパシタ上部電極層を形成する工程、上記キャパシタ
上部電極層上に第３のレジストパターンを形成しこの第
３のレジストパターンをマスクにして上記周辺回路領域
の上記キャパシタ上部電極層をエッチングすることによ
り上記メモリセル領域にキャパシタ上部電極を形成する
工程、および上記第３のレジストパターンまたは上記キ
ャパシタ上部電極をマスクにして上記周辺回路領域の上
記キャパシタ絶縁層をエッチング除去する工程を備えた
ものである。
【００１４】また、請求項５に係る半導体装置の製造方
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記第１の層間絶縁膜上に第１の
レジストパターンを形成しこの第１のレジストパターン
をマスクにして上記周辺回路領域内の上記第１の層間絶
縁膜を経て上記半導体基板上の導電層に至る第１のコン
タクトホールを形成する工程、上記第１のレジストパタ
ーンを除去した後上記第１のコンタクトホールを含む上
記第１の層間絶縁膜上にキャパシタ下部電極層を形成す
る工程、上記キャパシタ下部電極層上に第２のレジスト
パターンを形成しこの第２のレジストパターンをマスク
にして上記キャパシタ下部電極層をエッチングすること
により上記メモリセル領域にキャパシタ下部電極をそし
て上記周辺回路領域にパッドをそれぞれ形成する工程、
全面に順次高誘電率材料からなるキャパシタ絶縁層およ
びキャパシタ上部電極層を形成する工程、上記キャパシ
タ上部電極層上に第３のレジストパターンを形成しこの
第３のレジストパターンをマスクにして上記周辺回路領
域の上記キャパシタ上部電極層をエッチングすることに
より上記メモリセル領域にキャパシタ上部電極を形成す
る工程、上記第３のレジストパターンまたは上記キャパ
シタ上部電極をマスクにして上記周辺回路領域の上記キ
ャパシタ絶縁層をエッチング除去する工程、全面に第２
の層間絶縁膜を形成する工程、上記第２の層間絶縁膜上
に第４のレジストパターンを形成しこの第４のレジスト
パターンをマスクにして上記第２の層間絶縁膜をエッチ
ングすることにより上記周辺回路領域の上記第２の層間
絶縁膜に上記パッドに至る第２のコンタクトホールを形
成する工程、および上記第４のレジストパターンを除去
した後上記第２のコンタクトホールを含む上記第２の層
間絶縁膜上に配線層を形成する工程を備えたものであ
る。
法は、半導体基板のメモリセル領域およびこのメモリセ
ル領域に隣接する周辺回路領域にわたって第１の層間絶
縁膜を形成する工程、上記第１の層間絶縁膜上に第１の
レジストパターンを形成しこの第１のレジストパターン
をマスクにして上記周辺回路領域内の上記第１の層間絶
縁膜を経て上記半導体基板上の導電層に至る第１のコン
タクトホールを形成する工程、上記第１のレジストパタ
ーンを除去した後上記第１のコンタクトホールを含む上
記第１の層間絶縁膜上にキャパシタ下部電極層を形成す
る工程、上記キャパシタ下部電極層上に第２のレジスト
パターンを形成しこの第２のレジストパターンをマスク
にして上記キャパシタ下部電極層をエッチングすること
により上記メモリセル領域にキャパシタ下部電極をそし
て上記周辺回路領域にパッドをそれぞれ形成する工程、
全面に順次高誘電率材料からなるキャパシタ絶縁層およ
びキャパシタ上部電極層を形成する工程、上記キャパシ
タ上部電極層上に第３のレジストパターンを形成しこの
第３のレジストパターンをマスクにして上記周辺回路領
域の上記キャパシタ上部電極層をエッチングすることに
より上記メモリセル領域にキャパシタ上部電極を形成す
る工程、上記第３のレジストパターンまたは上記キャパ
シタ上部電極をマスクにして上記周辺回路領域の上記キ
ャパシタ絶縁層をエッチング除去する工程、全面に第２
の層間絶縁膜を形成する工程、上記第２の層間絶縁膜上
に第４のレジストパターンを形成しこの第４のレジスト
パターンをマスクにして上記第２の層間絶縁膜をエッチ
ングすることにより上記周辺回路領域の上記第２の層間
絶縁膜に上記パッドに至る第２のコンタクトホールを形
成する工程、および上記第４のレジストパターンを除去
した後上記第２のコンタクトホールを含む上記第２の層
間絶縁膜上に配線層を形成する工程を備えたものであ
る。
【００１５】また、請求項６に係る半導体装置の製造方
法は、請求項１ないし５のいずれかにおいて、キャパシ
タ絶縁層の材料は、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3等のヘルブスカイト構造を
もつ高誘電体で、キャパシタ上下部電極層の材料は、Ｐ
ｔ、Ｒｕあるいはそれらを含む合金としたものである。
法は、請求項１ないし５のいずれかにおいて、キャパシ
タ絶縁層の材料は、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3等のヘルブスカイト構造を
もつ高誘電体で、キャパシタ上下部電極層の材料は、Ｐ
ｔ、Ｒｕあるいはそれらを含む合金としたものである。
【００１６】
【作用】請求項１では、キャパシタ絶縁層を高誘電率材
料としたので、その厚さを大きくできる。その結果、キ
ャパシタ絶縁層とキャパシタ上部電極層とを互いに独立
したエッチング対象として処理することができるので、
特に周辺回路領域内のキャパシタ絶縁層およびキャパシ
タ上部電極層に開口を形成する工程において、微細化等
を目的とした種々の方策の採用が可能となる。
料としたので、その厚さを大きくできる。その結果、キ
ャパシタ絶縁層とキャパシタ上部電極層とを互いに独立
したエッチング対象として処理することができるので、
特に周辺回路領域内のキャパシタ絶縁層およびキャパシ
タ上部電極層に開口を形成する工程において、微細化等
を目的とした種々の方策の採用が可能となる。
【００１７】また、請求項２では、枠付酸化膜を形成す
るので、コンタクトホールの導電層に連なる部分の径の
低減を図ることができる。
るので、コンタクトホールの導電層に連なる部分の径の
低減を図ることができる。
【００１８】また、請求項３では、キャパシタ絶縁層と
同材料を使って枠付絶縁膜を形成するようにしたので、
この枠付絶縁膜の形成時と同じエッチング工程でキャパ
シタ絶縁層に第２の開口が形成され、その分工程数が低
減する。コンタクトホール径の低減も可能となる。
同材料を使って枠付絶縁膜を形成するようにしたので、
この枠付絶縁膜の形成時と同じエッチング工程でキャパ
シタ絶縁層に第２の開口が形成され、その分工程数が低
減する。コンタクトホール径の低減も可能となる。
【００１９】また、請求項４では、キャパシタ下部電極
のために形成されたキャパシタ下部電極層の一部がキャ
パシタ下部電極とは分離された配線として利用される。
また、その上方に一旦形成されるキャパシタ上部電極層
をエッチングで除去する際、キャパシタ絶縁層が残存し
てキャパシタ下部電極層の上面を覆って保護するので、
良質な配線が得られる。
のために形成されたキャパシタ下部電極層の一部がキャ
パシタ下部電極とは分離された配線として利用される。
また、その上方に一旦形成されるキャパシタ上部電極層
をエッチングで除去する際、キャパシタ絶縁層が残存し
てキャパシタ下部電極層の上面を覆って保護するので、
良質な配線が得られる。
【００２０】また、請求項５では、同様にキャパシタ下
部電極層の一部がパッドとして利用され、また、その品
質も保証される。
部電極層の一部がパッドとして利用され、また、その品
質も保証される。
【００２１】また、請求項６では、キャパシタ絶縁層と
キャパシタ上下部電極層との材料を特定することで、十
分なエッチング選択比が得られ、またキャパシタ絶縁層
自体も確実に膜として形成することができる。
キャパシタ上下部電極層との材料を特定することで、十
分なエッチング選択比が得られ、またキャパシタ絶縁層
自体も確実に膜として形成することができる。
【００２２】
実施例１．図１、２はこの発明の実施例１によるスタッ
クドキャパシタ型ＤＲＡＭの製造方法を一連の断面図で
示すものである。先ず、図１（１）において、層間絶縁
膜６の形成工程までは従来と同様である。従って、１〜
５、５０、６０の符号も従来と同様であるので個々の説
明は省略する。層間絶縁膜６上の全面に例えばＰｔから
なる厚さ５００〜５０００オンク゛ストロームのキャパシタ下部
電極層１４を形成し、更にこれをパターン化してメモリ
セル領域５０にキャパシタ下部電極１４ａを形成する。
クドキャパシタ型ＤＲＡＭの製造方法を一連の断面図で
示すものである。先ず、図１（１）において、層間絶縁
膜６の形成工程までは従来と同様である。従って、１〜
５、５０、６０の符号も従来と同様であるので個々の説
明は省略する。層間絶縁膜６上の全面に例えばＰｔから
なる厚さ５００〜５０００オンク゛ストロームのキャパシタ下部
電極層１４を形成し、更にこれをパターン化してメモリ
セル領域５０にキャパシタ下部電極１４ａを形成する。
【００２３】次に、全面に、順次キャパシタ絶縁層１５
およびキャパシタ上部電極層１６を形成する。ここで、
キャパシタ下部電極層１４を含むキャパシタ構成材料の
諸元を従来の場合とともに表の形で、図３にまとめてい
る。即ち、キャパシタ絶縁層１５には高誘電率材料とし
て、ヘルブスカイト構造をもつ、例えば、（Ｂａ，Ｓ
ｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3を
採用する。これらは図３に示すように、従来の材料Ｓｉ
ｘＮｙＯｚに比較してその比誘電率が非常に大きく、そ
の分膜厚を増大させても所望のキャパシタンス値を得る
ことができる。また、キャパシタ電極材料には、従来の
ポリシリコンに替わってＰｔ、Ｒｕあるいはそれらを含
む合金を採用する。これによって、十分なエッチング選
択比を得ることができ、また、キャパシタ下部電極層１
４上にキャパシタ絶縁層１５を形成する場合にも十分な
膜成長が得られる。
およびキャパシタ上部電極層１６を形成する。ここで、
キャパシタ下部電極層１４を含むキャパシタ構成材料の
諸元を従来の場合とともに表の形で、図３にまとめてい
る。即ち、キャパシタ絶縁層１５には高誘電率材料とし
て、ヘルブスカイト構造をもつ、例えば、（Ｂａ，Ｓ
ｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3を
採用する。これらは図３に示すように、従来の材料Ｓｉ
ｘＮｙＯｚに比較してその比誘電率が非常に大きく、そ
の分膜厚を増大させても所望のキャパシタンス値を得る
ことができる。また、キャパシタ電極材料には、従来の
ポリシリコンに替わってＰｔ、Ｒｕあるいはそれらを含
む合金を採用する。これによって、十分なエッチング選
択比を得ることができ、また、キャパシタ下部電極層１
４上にキャパシタ絶縁層１５を形成する場合にも十分な
膜成長が得られる。
【００２４】図１に戻り、同図（２）において、キャパ
シタ上部電極層１６上にレジストを塗布、フォトリソグ
ラフィおよびエッチングによりパターン化して形成され
たレジストパターン１７をマスクにしてキャパシタ上部
電極層１６をエッチングすることにより、周辺回路領域
６０内のキャパシタ上部電極層１６に開口（第１の開
口）１８を形成する。この場合、キャパシタ絶縁層１５
はキャパシタ上部電極層１６に対して十分なエッチング
選択比を有しているので、上記エッチング工程によって
もキャパシタ絶縁層１５はエッチングされず層間絶縁膜
６上に残存する（同図（２））。
シタ上部電極層１６上にレジストを塗布、フォトリソグ
ラフィおよびエッチングによりパターン化して形成され
たレジストパターン１７をマスクにしてキャパシタ上部
電極層１６をエッチングすることにより、周辺回路領域
６０内のキャパシタ上部電極層１６に開口（第１の開
口）１８を形成する。この場合、キャパシタ絶縁層１５
はキャパシタ上部電極層１６に対して十分なエッチング
選択比を有しているので、上記エッチング工程によって
もキャパシタ絶縁層１５はエッチングされず層間絶縁膜
６上に残存する（同図（２））。
【００２５】次にレジストパターン１７を除去した後、
全面にＣＶＤ法によりシリコン酸化膜１９を形成し、更
にこれをエッチバックすることにより、開口１８内周に
枠付酸化膜１９ａを形成する。次に、この枠付酸化膜１
９ａおよびキャパシタ上部電極層１６をマスクとしてキ
ャパシタ絶縁層１５をエッチングすることにより、キャ
パシタ絶縁層１５に開口（第２の開口）２０を形成する
（同図（３））。
全面にＣＶＤ法によりシリコン酸化膜１９を形成し、更
にこれをエッチバックすることにより、開口１８内周に
枠付酸化膜１９ａを形成する。次に、この枠付酸化膜１
９ａおよびキャパシタ上部電極層１６をマスクとしてキ
ャパシタ絶縁層１５をエッチングすることにより、キャ
パシタ絶縁層１５に開口（第２の開口）２０を形成する
（同図（３））。
【００２６】次に、枠付酸化膜１９ａを除去した後、開
口１８および開口２０を含むキャパシタ上部電極層１６
の全面にシリコン酸化膜からなる層間絶縁膜２１を形成
する（図２（１））。次に、層間絶縁膜２１上にレジス
トパターン２２を形成し、このレジストパターン２２を
マスクにして、層間絶縁膜２１をエッチングすることに
より、キャパシタ絶縁層１５の開口１８を貫通するよう
に、その開口１８より小さい径の開口２３を形成し、更
にキャパシタ絶縁層１５の開口２０をマスクにして層間
絶縁膜６および更に下層の絶縁膜をエッチングしてワー
ド線４に至る開口２４を形成する（同図（２））。開口
２３と開口２４とによりコンタクトホール２５を構成す
る。次に、コンタクトホール２５を含む層間絶縁膜２１
上に配線層２６を形成する（同図（３））。
口１８および開口２０を含むキャパシタ上部電極層１６
の全面にシリコン酸化膜からなる層間絶縁膜２１を形成
する（図２（１））。次に、層間絶縁膜２１上にレジス
トパターン２２を形成し、このレジストパターン２２を
マスクにして、層間絶縁膜２１をエッチングすることに
より、キャパシタ絶縁層１５の開口１８を貫通するよう
に、その開口１８より小さい径の開口２３を形成し、更
にキャパシタ絶縁層１５の開口２０をマスクにして層間
絶縁膜６および更に下層の絶縁膜をエッチングしてワー
ド線４に至る開口２４を形成する（同図（２））。開口
２３と開口２４とによりコンタクトホール２５を構成す
る。次に、コンタクトホール２５を含む層間絶縁膜２１
上に配線層２６を形成する（同図（３））。
【００２７】以上のように、この実施例１ではコンタク
トホール２５の特にその下部の開口２４は、先のキャパ
シタ上部電極層１６に形成された開口１８が基になり、
そして更にその内周に形成された枠付酸化膜１９ａが実
質上のマスクとなって形成されたものである。即ち、開
口２４は開口１８を基に自己整合的に形成され、通常の
パターン精度限界を越えた小さい径に仕上げることがで
き、装置の微細化に寄与し得ることになる。
トホール２５の特にその下部の開口２４は、先のキャパ
シタ上部電極層１６に形成された開口１８が基になり、
そして更にその内周に形成された枠付酸化膜１９ａが実
質上のマスクとなって形成されたものである。即ち、開
口２４は開口１８を基に自己整合的に形成され、通常の
パターン精度限界を越えた小さい径に仕上げることがで
き、装置の微細化に寄与し得ることになる。
【００２８】実施例２．図４、５はこの発明の実施例２
によるスタックドキャパシタ型ＤＲＡＭの製造方法を一
連の断面図で示すものである。以下、実施例１と相違す
る点を中心に説明する。メモリセル領域５０にキャパシ
タ下部電極１４ａを形成した後、全面にキャパシタ絶縁
層１５およびキャパシタ上部電極層１６を形成、更に周
辺回路領域６０内のキャパシタ上部電極層１６に開口１
８を形成するところまでは実施例１と同様である（図４
（１）（２））。
によるスタックドキャパシタ型ＤＲＡＭの製造方法を一
連の断面図で示すものである。以下、実施例１と相違す
る点を中心に説明する。メモリセル領域５０にキャパシ
タ下部電極１４ａを形成した後、全面にキャパシタ絶縁
層１５およびキャパシタ上部電極層１６を形成、更に周
辺回路領域６０内のキャパシタ上部電極層１６に開口１
８を形成するところまでは実施例１と同様である（図４
（１）（２））。
【００２９】次に、レジストパターン１７を除去した
後、全面にキャパシタ絶縁層１５で採用したと同じ高誘
電率材料からなる絶縁膜２７を形成し、更にこれをエッ
チバックすることにより、開口１８内周に枠付絶縁膜２
７ａを形成するが、この実施例ではその下地のキャパシ
タ絶縁層１５が同一材料であることから、同じエッチバ
ック工程でキャパシタ絶縁層１５に開口２８が形成され
る（同図（３））。そして、この開口２８は枠付絶縁膜
２７ａをマスクにした形で形成される。即ち、実施例１
では、枠付酸化膜１９ａの形成とキャパシタ絶縁層１５
の開口２０の形成とが２つのエッチング工程で処理され
るが、この実施例２では、枠付絶縁膜２７ａとキャパシ
タ絶縁層１５の開口２８とが１つのエッチング工程で形
成され、その分製造工程が簡便となり短縮される。
後、全面にキャパシタ絶縁層１５で採用したと同じ高誘
電率材料からなる絶縁膜２７を形成し、更にこれをエッ
チバックすることにより、開口１８内周に枠付絶縁膜２
７ａを形成するが、この実施例ではその下地のキャパシ
タ絶縁層１５が同一材料であることから、同じエッチバ
ック工程でキャパシタ絶縁層１５に開口２８が形成され
る（同図（３））。そして、この開口２８は枠付絶縁膜
２７ａをマスクにした形で形成される。即ち、実施例１
では、枠付酸化膜１９ａの形成とキャパシタ絶縁層１５
の開口２０の形成とが２つのエッチング工程で処理され
るが、この実施例２では、枠付絶縁膜２７ａとキャパシ
タ絶縁層１５の開口２８とが１つのエッチング工程で形
成され、その分製造工程が簡便となり短縮される。
【００３０】その後の配線層２６の形成に至る工程を図
５（１）〜（３）に示すが、基本的には実施例１の図２
（１）〜（３）で説明した内容と同様であるので説明を
省略する。従って、この実施例２においては、微細化の
促進に加えて、処理工程が簡便で短縮される効果が得ら
れる訳である。
５（１）〜（３）に示すが、基本的には実施例１の図２
（１）〜（３）で説明した内容と同様であるので説明を
省略する。従って、この実施例２においては、微細化の
促進に加えて、処理工程が簡便で短縮される効果が得ら
れる訳である。
【００３１】実施例３．図６、７はこの発明の実施例３
による製造方法を示す一連の断面図である。この実施例
３はキャパシタ下部電極層の有効利用を追求したもので
ある。先ず、全面に形成された層間絶縁膜６上にレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクにして層間絶縁膜６およびその下層の層間絶
縁膜６′をエッチングしワード線４に至る開口２９を形
成する（図６（１）（２））。
による製造方法を示す一連の断面図である。この実施例
３はキャパシタ下部電極層の有効利用を追求したもので
ある。先ず、全面に形成された層間絶縁膜６上にレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクにして層間絶縁膜６およびその下層の層間絶
縁膜６′をエッチングしワード線４に至る開口２９を形
成する（図６（１）（２））。
【００３２】次に、開口２９を含む層間絶縁膜６上の全
面にＰｔまたはＲｕＯ2からなるキャパシタ下部電極層
３０を形成する（同図（３））。次に、このキャパシタ
下部電極層３０上にレジストパターン（図示せず）を形
成し、このレジストパターンをマスクにしてキャパシタ
下部電極層３０をエッチングし、メモリセル領域５０に
キャパシタ下部電極３０ａを、周辺回路領域６０に配線
３０ｂを形成し、更にその全面に順次、高誘電率材料か
らなるキャパシタ絶縁層３１およびＰｔ、Ｒｕあるいは
それらを含む合金からなるキャパシタ上部電極層３２を
形成する（図７（１））。
面にＰｔまたはＲｕＯ2からなるキャパシタ下部電極層
３０を形成する（同図（３））。次に、このキャパシタ
下部電極層３０上にレジストパターン（図示せず）を形
成し、このレジストパターンをマスクにしてキャパシタ
下部電極層３０をエッチングし、メモリセル領域５０に
キャパシタ下部電極３０ａを、周辺回路領域６０に配線
３０ｂを形成し、更にその全面に順次、高誘電率材料か
らなるキャパシタ絶縁層３１およびＰｔ、Ｒｕあるいは
それらを含む合金からなるキャパシタ上部電極層３２を
形成する（図７（１））。
【００３３】次に、キャパシタ上部電極層３２上にレジ
ストパターン３３を形成し、このレジストパターン３３
をマスクにしてキャパシタ上部電極層３２をエッチング
することにより、メモリセル領域５０にキャパシタ上部
電極３２ａを形成する。この場合、周辺回路領域６０で
はキャパシタ上部電極層３２はエッチングで除去される
が、実施例１で説明した通り、その下のキャパシタ絶縁
層３１は十分なエッチング選択性を有しているので、そ
のまま配線３０ｂを覆う形で残留する（同図（２））。
ストパターン３３を形成し、このレジストパターン３３
をマスクにしてキャパシタ上部電極層３２をエッチング
することにより、メモリセル領域５０にキャパシタ上部
電極３２ａを形成する。この場合、周辺回路領域６０で
はキャパシタ上部電極層３２はエッチングで除去される
が、実施例１で説明した通り、その下のキャパシタ絶縁
層３１は十分なエッチング選択性を有しているので、そ
のまま配線３０ｂを覆う形で残留する（同図（２））。
【００３４】最後にレジストパターン３３をマスクにし
て周辺回路領域６０のキャパシタ絶縁層３１をエッチン
グで除去し、更にレジストパターン３３を除去する（同
図（３））。なお、同図（２）の後、先にレジストパタ
ーン３３を除去し、しかる後、キャパシタ上部電極３２
ａをマスクにして周辺回路領域６０のキャパシタ絶縁層
３１を除去するようにしてもよい。
て周辺回路領域６０のキャパシタ絶縁層３１をエッチン
グで除去し、更にレジストパターン３３を除去する（同
図（３））。なお、同図（２）の後、先にレジストパタ
ーン３３を除去し、しかる後、キャパシタ上部電極３２
ａをマスクにして周辺回路領域６０のキャパシタ絶縁層
３１を除去するようにしてもよい。
【００３５】メモリセル領域５０に残ったキャパシタ絶
縁層はキャパシタ絶縁膜３１ａとなる。また、周辺回路
領域６０に形成された配線３０ｂはここではワード線４
相互間を電気的に接続する。即ち、図６（３）で形成し
たキャパシタ下部電極層３０を、その本来のキャパシタ
下部電極３０ａとして利用するばかりでなく、周辺回路
領域６０におけるワード線４間接続用配線３０ｂとして
も利用することで経済性が向上する。なお、実施例３で
は、配線３０ｂはワード線を接続するものとしたが、他
のビット線等を接続するものとしてもよい。
縁層はキャパシタ絶縁膜３１ａとなる。また、周辺回路
領域６０に形成された配線３０ｂはここではワード線４
相互間を電気的に接続する。即ち、図６（３）で形成し
たキャパシタ下部電極層３０を、その本来のキャパシタ
下部電極３０ａとして利用するばかりでなく、周辺回路
領域６０におけるワード線４間接続用配線３０ｂとして
も利用することで経済性が向上する。なお、実施例３で
は、配線３０ｂはワード線を接続するものとしたが、他
のビット線等を接続するものとしてもよい。
【００３６】更に、この配線３０ｂを形成する過程で必
要となるキャパシタ上部電極層３２のエッチング工程に
おいて（図７（２））、配線３０ｂの上面がキャパシタ
絶縁層３１で覆われ保護されており、同工程で損傷を受
ける恐れがなく、その高品質が保証される。
要となるキャパシタ上部電極層３２のエッチング工程に
おいて（図７（２））、配線３０ｂの上面がキャパシタ
絶縁層３１で覆われ保護されており、同工程で損傷を受
ける恐れがなく、その高品質が保証される。
【００３７】実施例４．図８〜１０はこの発明の実施例
４による製造方法を示す一連の断面図である。この実施
例４も実施例３と同様、キャパシタ下部電極層の有効利
用を追求したものである。以下、実施例３との相違点を
中心に説明する。
４による製造方法を示す一連の断面図である。この実施
例４も実施例３と同様、キャパシタ下部電極層の有効利
用を追求したものである。以下、実施例３との相違点を
中心に説明する。
【００３８】図８に示す工程は実施例３と同様である。
但し、同図（３）において形成するキャパシタ下部電極
層３４は、その周辺回路領域６０の部分をパッドとして
利用しようとするものである。即ち、それに続く図９
（１）において、レジストパターン（図示せず）をマス
クにしてキャパシタ下部電極層３４をエッチングするこ
とにより、メモリセル領域５０にはキャパシタ下部電極
３４ａを、そして、周辺回路領域６０にはワード線４と
接続されるパッド３４ｂを形成する。そして、その上の
全面にキャパシタ絶縁層３５およびキャパシタ上部電極
層３６を形成する。なお、３４，３５，３６の各材料は
前掲実施例の場合と同様である。
但し、同図（３）において形成するキャパシタ下部電極
層３４は、その周辺回路領域６０の部分をパッドとして
利用しようとするものである。即ち、それに続く図９
（１）において、レジストパターン（図示せず）をマス
クにしてキャパシタ下部電極層３４をエッチングするこ
とにより、メモリセル領域５０にはキャパシタ下部電極
３４ａを、そして、周辺回路領域６０にはワード線４と
接続されるパッド３４ｂを形成する。そして、その上の
全面にキャパシタ絶縁層３５およびキャパシタ上部電極
層３６を形成する。なお、３４，３５，３６の各材料は
前掲実施例の場合と同様である。
【００３９】ところで、例えば異なる高さに位置する複
数の導電部をより上方に形成される配線層に共通接続す
るような場合、上方の配線層位置から各導電部に至る互
いに深さの異なる複数のコンタクトホールを形成する必
要がある。ここで、この深さの差が大きいと、コンタク
トホール形成のためのエッチング工程で浅い位置の導電
部がオーバーエッチングにさらされることになり、条件
によっては損傷を受ける。この実施例４のパッド３４ｂ
は、各導電部の実質的な高さ変動を低減することによっ
て、上記したオーバーエッチングによる弊害を防止する
ものである。
数の導電部をより上方に形成される配線層に共通接続す
るような場合、上方の配線層位置から各導電部に至る互
いに深さの異なる複数のコンタクトホールを形成する必
要がある。ここで、この深さの差が大きいと、コンタク
トホール形成のためのエッチング工程で浅い位置の導電
部がオーバーエッチングにさらされることになり、条件
によっては損傷を受ける。この実施例４のパッド３４ｂ
は、各導電部の実質的な高さ変動を低減することによっ
て、上記したオーバーエッチングによる弊害を防止する
ものである。
【００４０】図９（２）に戻り、キャパシタ上部電極層
３６上にレジストパターン３７を形成し、このレジスト
パターン３７をマスクにしてキャパシタ上部電極層３６
をエッチングすることにより、メモリセル領域５０にキ
ャパシタ上部電極３６ａを形成する。このエッチング工
程で周辺回路領域６０のキャパシタ絶縁層３５が残留
し、パッド３４ｂの上面を保護する点は実施例３と同様
である。最後に、レジストパターン３７（またはキャパ
シタ上部電極３６ａ）をマスクにして周辺回路領域６０
のキャパシタ絶縁層３５を除去し、メモリセル領域５０
にキャパシタ絶縁膜３５ａを形成する（同図（３））。
３６上にレジストパターン３７を形成し、このレジスト
パターン３７をマスクにしてキャパシタ上部電極層３６
をエッチングすることにより、メモリセル領域５０にキ
ャパシタ上部電極３６ａを形成する。このエッチング工
程で周辺回路領域６０のキャパシタ絶縁層３５が残留
し、パッド３４ｂの上面を保護する点は実施例３と同様
である。最後に、レジストパターン３７（またはキャパ
シタ上部電極３６ａ）をマスクにして周辺回路領域６０
のキャパシタ絶縁層３５を除去し、メモリセル領域５０
にキャパシタ絶縁膜３５ａを形成する（同図（３））。
【００４１】次に、全面にシリコン酸化膜からなる層間
絶縁膜３８を形成する（図１０（１））。更に、この層
間絶縁膜３８上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクにして層間絶縁膜３
８をエッチングすることにより、パッド３４ｂに至るコ
ンタクトホール３９を形成する（同図（２））。最後
に、コンタクトホール３９を含む層間絶縁膜３８上に配
線層４０を形成して完成する。
絶縁膜３８を形成する（図１０（１））。更に、この層
間絶縁膜３８上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクにして層間絶縁膜３
８をエッチングすることにより、パッド３４ｂに至るコ
ンタクトホール３９を形成する（同図（２））。最後
に、コンタクトホール３９を含む層間絶縁膜３８上に配
線層４０を形成して完成する。
【００４２】この実施例４では、図８（３）で形成した
キャパシタ下部電極層３４を、その本来のキャパシタ下
部電極３４ａとして利用するばかりでなく、周辺回路領
域６０におけるワード線４のパッド３４ｂとしても利用
することで経済性が向上する。また、その形成途中のキ
ャパシタ上部電極層３６のエッチング工程で、そのパッ
ド３４ｂの表面がキャパシタ絶縁層３５で保護され損傷
を受けないことは勿論である。
キャパシタ下部電極層３４を、その本来のキャパシタ下
部電極３４ａとして利用するばかりでなく、周辺回路領
域６０におけるワード線４のパッド３４ｂとしても利用
することで経済性が向上する。また、その形成途中のキ
ャパシタ上部電極層３６のエッチング工程で、そのパッ
ド３４ｂの表面がキャパシタ絶縁層３５で保護され損傷
を受けないことは勿論である。
【００４３】なお、ここではパッド３４ｂはワード線４
と接続するものとしたが、下方に位置する他の導電層と
接続するものにも適用することができる。
と接続するものとしたが、下方に位置する他の導電層と
接続するものにも適用することができる。
【００４４】
【発明の効果】請求項１に係る半導体装置の製造方法に
おいては、キャパシタ絶縁層を高誘電率材料としたの
で、その厚さを大きくできる。その結果、キャパシタ絶
縁層とキャパシタ上部電極層とを互いに独立したエッチ
ング対象として処理することができるので、特に周辺回
路領域内のキャパシタ絶縁層およびキャパシタ上部電極
層に開口を形成する工程において、微細化等を目的とし
た種々の方策の採用が可能となる。
おいては、キャパシタ絶縁層を高誘電率材料としたの
で、その厚さを大きくできる。その結果、キャパシタ絶
縁層とキャパシタ上部電極層とを互いに独立したエッチ
ング対象として処理することができるので、特に周辺回
路領域内のキャパシタ絶縁層およびキャパシタ上部電極
層に開口を形成する工程において、微細化等を目的とし
た種々の方策の採用が可能となる。
【００４５】また、請求項２に係る半導体装置の製造方
法においては、枠付酸化膜を形成するので、コンタクト
ホールの導電層に連なる部分の径の低減を図ることがで
き微細化が実現する。
法においては、枠付酸化膜を形成するので、コンタクト
ホールの導電層に連なる部分の径の低減を図ることがで
き微細化が実現する。
【００４６】また、請求項３に係る半導体装置の製造方
法においては、キャパシタ絶縁層と同材料を使って枠付
絶縁膜を形成するようにしたので、この枠付絶縁膜の形
成時と同じエッチング工程でキャパシタ絶縁層に第２の
開口が形成され、その分工程数が低減する。コンタクト
ホール径の低減も可能となる。
法においては、キャパシタ絶縁層と同材料を使って枠付
絶縁膜を形成するようにしたので、この枠付絶縁膜の形
成時と同じエッチング工程でキャパシタ絶縁層に第２の
開口が形成され、その分工程数が低減する。コンタクト
ホール径の低減も可能となる。
【００４７】また、請求項４に係る半導体装置の製造方
法においては、キャパシタ下部電極のために形成された
キャパシタ下部電極層の一部がキャパシタ下部電極とは
分離された配線として利用される。また、その上方に一
旦形成されるキャパシタ上部電極層をエッチングで除去
する際、キャパシタ絶縁層が残存してキャパシタ下部電
極層の上面を覆って保護するので、良質な配線が得られ
る。
法においては、キャパシタ下部電極のために形成された
キャパシタ下部電極層の一部がキャパシタ下部電極とは
分離された配線として利用される。また、その上方に一
旦形成されるキャパシタ上部電極層をエッチングで除去
する際、キャパシタ絶縁層が残存してキャパシタ下部電
極層の上面を覆って保護するので、良質な配線が得られ
る。
【００４８】また、請求項５に係る半導体装置の製造方
法においては、同様にキャパシタ下部電極層の一部がパ
ッドとして利用され、また、その品質も保証される。
法においては、同様にキャパシタ下部電極層の一部がパ
ッドとして利用され、また、その品質も保証される。
【００４９】また、請求項６に係る半導体装置の製造方
法においては、キャパシタ絶縁層とキャパシタ上下部電
極層との材料を特定することで、十分なエッチング選択
比が得られ、またキャパシタ絶縁層自体も確実に膜とし
て形成することができる。
法においては、キャパシタ絶縁層とキャパシタ上下部電
極層との材料を特定することで、十分なエッチング選択
比が得られ、またキャパシタ絶縁層自体も確実に膜とし
て形成することができる。
【図１】 この発明の実施例１による半導体装置の製造
方法を示す一連の断面図である。
方法を示す一連の断面図である。
【図２】 図１に続くこの発明の実施例１による半導体
装置の製造方法を示す一連の断面図である。
装置の製造方法を示す一連の断面図である。
【図３】 この発明におけるキャパシタ構成材料の諸元
を、従来の場合とともに表の形で示す図である。
を、従来の場合とともに表の形で示す図である。
【図４】 この発明の実施例２による半導体装置の製造
方法を示す一連の断面図である。
方法を示す一連の断面図である。
【図５】 図４に続くこの発明の実施例２による半導体
装置の製造方法を示す一連の断面図である。
装置の製造方法を示す一連の断面図である。
【図６】 この発明の実施例３による半導体装置の製造
方法を示す一連の断面図である。
方法を示す一連の断面図である。
【図７】 図６に続くこの発明の実施例３による半導体
装置の製造方法を示す一連の断面図である。
装置の製造方法を示す一連の断面図である。
【図８】 この発明の実施例４による半導体装置の製造
方法を示す一連の断面図である。
方法を示す一連の断面図である。
【図９】 図８に続くこの発明の実施例４による半導体
装置の製造方法を示す一連の断面図である。
装置の製造方法を示す一連の断面図である。
【図１０】 図９に続くこの発明の実施例４による半導
体装置の製造方法を示す一連の断面図である。
体装置の製造方法を示す一連の断面図である。
【図１１】 従来の半導体装置の製造方法を示す一連の
断面図である。
断面図である。
【図１２】 図１１に続く従来の半導体装置の製造方法
を示す一連の断面図である。
を示す一連の断面図である。
１ シリコン基板、４ ワード線、６，２１，３８ 層
間絶縁膜、１４，３０，３４ キャパシタ下部電極層、
１４ａ，３０ａ，３４ａ キャパシタ下部電極、１５，
３１，３５ キャパシタ絶縁層、１６，３２，３６ キ
ャパシタ上部電極層、１７，２２，３３，３７ レジス
トパターン、１８，２０，２３，２４，２８，２９ 開
口、１９ シリコン酸化膜、１９ａ 枠付酸化膜、２
５，３９ コンタクトホール、２６，４０ 配線層、２
７ 絶縁膜、２７ａ 枠付絶縁膜、３１ａ，３５ａ キ
ャパシタ絶縁膜、３２ａ，３６ａ キャパシタ上部電
極、５０ メモリセル領域、６０ 周辺回路領域。
間絶縁膜、１４，３０，３４ キャパシタ下部電極層、
１４ａ，３０ａ，３４ａ キャパシタ下部電極、１５，
３１，３５ キャパシタ絶縁層、１６，３２，３６ キ
ャパシタ上部電極層、１７，２２，３３，３７ レジス
トパターン、１８，２０，２３，２４，２８，２９ 開
口、１９ シリコン酸化膜、１９ａ 枠付酸化膜、２
５，３９ コンタクトホール、２６，４０ 配線層、２
７ 絶縁膜、２７ａ 枠付絶縁膜、３１ａ，３５ａ キ
ャパシタ絶縁膜、３２ａ，３６ａ キャパシタ上部電
極、５０ メモリセル領域、６０ 周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/283 Ｄ 27/04 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６５１
Claims (6)
- 【請求項１】 半導体基板のメモリセル領域およびこの
メモリセル領域に隣接する周辺回路領域にわたって第１
の層間絶縁膜を形成する工程、上記メモリセル領域内の
上記第１の層間絶縁膜上にキャパシタ下部電極を形成す
る工程、上記メモリセル領域および周辺回路領域にわた
って順次キャパシタ絶縁層およびキャパシタ上部電極層
を形成する工程、上記周辺回路領域内の上記キャパシタ
絶縁層およびキャパシタ上部電極層に開口を形成する工
程、上記メモリセル領域および周辺回路領域にわたって
第２の層間絶縁膜を形成する工程、上記第２の層間絶縁
膜から上記開口および上記第１の層間絶縁膜を経て上記
半導体基板上の導電層に至り、上記キャパシタ上部電極
層に形成された上記開口径より小さい径のコンタクトホ
ールを形成する工程、および上記コンタクトホールを含
む上記第２の層間絶縁膜上に配線層を形成する工程を備
えた半導体装置の製造方法において、 上記キャパシタ絶縁層を高誘電率材料で構成したことを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板のメモリセル領域およびこの
メモリセル領域に隣接する周辺回路領域にわたって第１
の層間絶縁膜を形成する工程、上記メモリセル領域内の
上記第１の層間絶縁膜上にキャパシタ下部電極を形成す
る工程、上記メモリセル領域および周辺回路領域にわた
って順次高誘電率材料からなるキャパシタ絶縁層および
キャパシタ上部電極層を形成する工程、上記キャパシタ
上部電極層上に第１のレジストパターンを形成しこの第
１のレジストパターンをマスクにして上記周辺回路領域
内の上記キャパシタ上部電極層に第１の開口を形成する
工程、上記第１のレジストパターンを除去した後全面に
酸化膜を形成しこれをエッチバックすることにより上記
第１の開口内周に枠付酸化膜を形成する工程、上記枠付
酸化膜およびキャパシタ上部電極層をマスクにして上記
キャパシタ絶縁層に第２の開口を形成する工程、上記第
１および第２の開口を含む上記キャパシタ上部電極層上
に第２の層間絶縁膜を形成する工程、上記第２の層間絶
縁膜上に第２のレジストパターンを形成しこの第２のレ
ジストパターンをマスクに上記第２の層間絶縁膜を更に
上記キャパシタ絶縁層の第２の開口をマスクに上記第１
の層間絶縁膜をそれぞれエッチングして上記半導体基板
上の導電層に至るコンタクトホールを形成する工程、お
よび上記第２のレジストパターンを除去した後上記コン
タクトホールを含む上記第２の層間絶縁膜上に配線層を
形成する工程を備えた半導体装置の製造方法。 - 【請求項３】 半導体基板のメモリセル領域およびこの
メモリセル領域に隣接する周辺回路領域にわたって第１
の層間絶縁膜を形成する工程、上記メモリセル領域内の
上記第１の層間絶縁膜上にキャパシタ下部電極を形成す
る工程、上記メモリセル領域および周辺回路領域にわた
って順次高誘電率材料からなるキャパシタ絶縁層および
キャパシタ上部電極層を形成する工程、上記キャパシタ
上部電極層上に第１のレジストパターンを形成しこの第
１のレジストパターンをマスクにして上記周辺回路領域
内の上記キャパシタ上部電極層に第１の開口を形成する
工程、上記第１のレジストパターンを除去した後全面に
上記高誘電率材料からなる絶縁膜を形成しこれをエッチ
バックすることにより上記第１の開口内周に枠付絶縁膜
を形成するとともに上記キャパシタ絶縁層に第２の開口
を形成する工程、上記枠付絶縁膜内および上記第２の開
口を含む上記キャパシタ上部電極層上に第２の層間絶縁
膜を形成する工程、上記第２の層間絶縁膜上に第２のレ
ジストパターンを形成しこの第２のレジストパターンを
マスクに上記第２の層間絶縁膜を更に上記キャパシタ絶
縁層の第２の開口をマスクに上記第１の層間絶縁膜をそ
れぞれエッチングして上記半導体基板上の導電層に至る
コンタクトホールを形成する工程、および上記第２のレ
ジストパターンを除去した後上記コンタクトホールを含
む上記第２の層間絶縁膜上に配線層を形成する工程を備
えた半導体装置の製造方法。 - 【請求項４】 半導体基板のメモリセル領域およびこの
メモリセル領域に隣接する周辺回路領域にわたって第１
の層間絶縁膜を形成する工程、上記第１の層間絶縁膜上
に第１のレジストパターンを形成しこの第１のレジスト
パターンをマスクにして上記周辺回路領域内の上記第１
の層間絶縁膜を経て上記半導体基板上の導電層に至る第
１のコンタクトホールを形成する工程、上記第１のレジ
ストパターンを除去した後上記第１のコンタクトホール
を含む上記第１の層間絶縁膜上にキャパシタ下部電極層
を形成する工程、上記キャパシタ下部電極層上に第２の
レジストパターンを形成しこの第２のレジストパターン
をマスクにして上記キャパシタ下部電極層をエッチング
することにより上記メモリセル領域にキャパシタ下部電
極をそして上記周辺回路領域に配線をそれぞれ形成する
工程、全面に順次高誘電率材料からなるキャパシタ絶縁
層およびキャパシタ上部電極層を形成する工程、上記キ
ャパシタ上部電極層上に第３のレジストパターンを形成
しこの第３のレジストパターンをマスクにして上記周辺
回路領域の上記キャパシタ上部電極層をエッチングする
ことにより上記メモリセル領域にキャパシタ上部電極を
形成する工程、および上記第３のレジストパターンまた
は上記キャパシタ上部電極をマスクにして上記周辺回路
領域の上記キャパシタ絶縁層をエッチング除去する工程
を備えた半導体装置の製造方法。 - 【請求項５】 半導体基板のメモリセル領域およびこの
メモリセル領域に隣接する周辺回路領域にわたって第１
の層間絶縁膜を形成する工程、上記第１の層間絶縁膜上
に第１のレジストパターンを形成しこの第１のレジスト
パターンをマスクにして上記周辺回路領域内の上記第１
の層間絶縁膜を経て上記半導体基板上の導電層に至る第
１のコンタクトホールを形成する工程、上記第１のレジ
ストパターンを除去した後上記第１のコンタクトホール
を含む上記第１の層間絶縁膜上にキャパシタ下部電極層
を形成する工程、上記キャパシタ下部電極層上に第２の
レジストパターンを形成しこの第２のレジストパターン
をマスクにして上記キャパシタ下部電極層をエッチング
することにより上記メモリセル領域にキャパシタ下部電
極をそして上記周辺回路領域にパッドをそれぞれ形成す
る工程、全面に順次高誘電率材料からなるキャパシタ絶
縁層およびキャパシタ上部電極層を形成する工程、上記
キャパシタ上部電極層上に第３のレジストパターンを形
成しこの第３のレジストパターンをマスクにして上記周
辺回路領域の上記キャパシタ上部電極層をエッチングす
ることにより上記メモリセル領域にキャパシタ上部電極
を形成する工程、上記第３のレジストパターンまたは上
記キャパシタ上部電極をマスクにして上記周辺回路領域
の上記キャパシタ絶縁層をエッチング除去する工程、全
面に第２の層間絶縁膜を形成する工程、上記第２の層間
絶縁膜上に第４のレジストパターンを形成しこの第４の
レジストパターンをマスクにして上記第２の層間絶縁膜
をエッチングすることにより上記周辺回路領域の上記第
２の層間絶縁膜に上記パッドに至る第２のコンタクトホ
ールを形成する工程、および上記第４のレジストパター
ンを除去した後上記第２のコンタクトホールを含む上記
第２の層間絶縁膜上に配線層を形成する工程を備えた半
導体装置の製造方法。 - 【請求項６】 キャパシタ絶縁層の材料は、（Ｂａ，Ｓ
ｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3等
のヘルブスカイト構造をもつ高誘電体で、キャパシタ上
下部電極層の材料は、Ｐｔ、Ｒｕあるいはそれらを含む
合金としたことを特徴とする請求項１ないし５のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243952A JPH08111509A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243952A JPH08111509A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111509A true JPH08111509A (ja) | 1996-04-30 |
Family
ID=17111487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243952A Pending JPH08111509A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111509A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319765B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a memory device with a high dielectric capacitor |
-
1994
- 1994-10-07 JP JP6243952A patent/JPH08111509A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319765B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a memory device with a high dielectric capacitor |
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