KR100498439B1 - 메탈로-오가닉스를 이용한 커패시터 제조방법 - Google Patents

메탈로-오가닉스를 이용한 커패시터 제조방법 Download PDF

Info

Publication number
KR100498439B1
KR100498439B1 KR10-1999-0000105A KR19990000105A KR100498439B1 KR 100498439 B1 KR100498439 B1 KR 100498439B1 KR 19990000105 A KR19990000105 A KR 19990000105A KR 100498439 B1 KR100498439 B1 KR 100498439B1
Authority
KR
South Korea
Prior art keywords
dielectric film
concave hole
forming
film
capacitor
Prior art date
Application number
KR10-1999-0000105A
Other languages
English (en)
Other versions
KR20000050325A (ko
Inventor
호리이히데끼
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-1999-0000105A priority Critical patent/KR100498439B1/ko
Publication of KR20000050325A publication Critical patent/KR20000050325A/ko
Application granted granted Critical
Publication of KR100498439B1 publication Critical patent/KR100498439B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Abstract

메탈로-오가닉스(metallo-organics)에 의하여 형성된 전극을 갖춘 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판의 도전 영역에 연결된 콘택 플러그를 노출시키는 컨케이브형 홀을 포함하는 절연막 패턴을 갖춘 웨이퍼상에 커패시터를 형성하기 위하여, 상기 컨케이브형 홀의 내부에서 상기 콘택 플러그와 전기적으로 연결되도록 상기 컨케이브형 홀의 측벽 및 저면에서 연장되는 하부 전극을 형성한다. 상기 하부 전극 및 상기 절연막 패턴의 상면을 덮는 유전막을 형성한다. 스퍼터링 방법 및 MOD(Metallo-Organic Deposition) 방법을 순차적으로 이용하는 2단계 증착 방법에 의하여 상기 유전막 위에 상기 유전막을 연속적으로 균일하게 덮는 상부 전극을 형성한다.

Description

메탈로-오가닉스를 이용한 커패시터 제조 방법{Manufacturing method of capacitor using metallo-organics}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 메탈로-오가닉스를 이용하여 MOD(metallo-organic deposition)법에 의하여 상부 전극을 형성하는 커패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 작은 셀 면적에서도 큰 커패시턴스를 확보하기 위한 연구가 진행되고 있으며, 이를 위하여 커패시터의 유효 단면적을 증가시키기 위하여 스토리지 노드의 구조를 실린더(cylinder) 또는 핀(fin) 형상으로 입체화시키고 있다. 그러나, 이와 같은 구조를 이용하여도 기가(Giga)급 이상의 소자에서는 동작에 필요한 안정된 커패시턴스를 확보하기 어렵다.
상기한 문제들을 해결하기 위하여, 유전 물질로서는 수 백 내지 천 정도의 큰 유전율을 가지며 페로브스카이트 구조를 갖는 PZT(PbZrTi)O3), BST(BaSrTiO3) 등과 같은 강유전 또는 고유전 물질을 기가급 이상의 소자에 적용하는 것이 검토되고 있다.
BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는 통상적인 ONO 또는 Ta2O5를 유전체로 하는 경우와 같이 복잡한 전극 구조를 필요로 하지 않으며, BC(buried contact)에 의하여 폴리실리콘 또는 도전성 플러그를 형성한 후에 단순한 스택(stack) 구조의 하부 전극을 형성할 수 있어서 공정이 단순화되는 이점이 있다.
그런데, 고유전 물질 및 강유전 물질을 유전막으로 채용하는 경우에 전극을 형성하기 위하여 사용되는 물질로서 백금(Pt)을 대표적으로 하는 백금족 원소를 주로 사용한다. 실제로, 백금 전극은 우수한 내산화성으로 인하여 고유전 물질 및 강유전 물질의 상하부 전극 물질로서 널리 사용되고 있다. 그러나, 백금은 그 두께가 증가할수록 건식 식각하기 어려워서 공정이 복잡해지고, 셀 사이의 간격이 감소되어 감에 따라 충분한 커패시턴스를 확보하기 어렵다. 따라서, 커패시터의 유효 단면적을 증가시키기 위하여 백금의 높이를 증가시키면 스토리지 노드의 분리가 어렵게 된다.
한편, 백금을 상부 전극 형성에 사용하는 경우에는 현재 스퍼터링 방법을 가장 많이 사용하고 있다. 그러나, 이와 같은 방법에 의하면 스텝 커버리지가 나빠서 많은 문제점이 야기된다.
본 발명의 목적은 개선된 고유전막의 상부 전극을 우수한 스텝 커버리지로 형성할 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 양태(樣態)에 의하면, 본 발명에 따른 반도체 메모리 장치의 커패시터 제조 방법에서는 반도체 기판의 도전 영역에 연결된 콘택 플러그를 노출시키는 컨케이브형 홀을 포함하는 절연막 패턴을 갖춘 웨이퍼상에 커패시터를 형성하기 위하여, 상기 컨케이브형 홀의 내부에서 상기 콘택 플러그와 전기적으로 연결되도록 상기 컨케이브형 홀의 측벽 및 저면에서 연장되는 하부 전극을 형성한다. 상기 하부 전극 및 상기 절연막 패턴의 상면을 덮는 유전막을 형성한다. 스퍼터링 방법 및 MOD(Metallo-Organic Deposition) 방법을 순차적으로 이용하는 2단계 증착 방법에 의하여 상기 유전막 위에 상기 유전막을 연속적으로 균일하게 덮는 상부 전극을 형성한다.
상기 유전막은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO 3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 이루어진다.
상기 상부 전극은 백금족 금속, 백금족 금속 산화물 및 이들의 조합으로 이루어지는 군에서 선택되는 단일층 또는 다중층으로 이루어진다.
본 발명의 다른 양태에 의하면, 본 발명에 따른 반도체 메모리 장치의 커패시터 제조 방법에서는 복수의 하부 전극에 의하여 상기 각 하부 전극 사이에 컨케이브형 홀이 형성된 구조물상에 상기 컨케이브형 홀의 내측면 및 상기 하부 전극의 상면을 덮는 유전막을 형성한다. 스퍼터링 방법 및 MOD(Metallo-Organic Deposition) 방법을 순차적으로 이용하는 2단계 증착 방법에 의하여 상기 유전막 위에 상기 유전막을 연속적으로 균일하게 덮는 상부 전극을 형성한다.
상기 하부 전극은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 금속 실리사이드, 금속 질화물 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 이루어진다.
상부 전극 형성 단계에서, MOD 방법에 의한 증착 단계는 스퍼터링 방법에 의하여 형성된 막 위에 금속 유기물 및 용매의 혼합 용액을 스핀 코팅(spin coating) 하는 단계와, 상기 스핀 코팅된 결과물을 100 ∼ 500℃의 온도로 소결시키는 단계와, 상기 소결된 결과물을 300 ∼ 800℃의 온도에서 결정화시키는 단계를 포함한다.
본 발명에 의하면, 컨케이브(concave) 구조를 가지는 부분에 커패시터의 상부 전극을 형성할 때 스퍼터링 방법 및 MOD 방법을 순차적으로 이용하는 2단계 증착 방법을 이용함으로써 컨케이브형 홀의 사이즈가 작아져도 컨케이브형 홀 내부에 연속적으로 균일하게 증착된 상부 전극을 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위하여 제조 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 층간절연막(20)을 통하여 도핑된 폴리실리콘으로 이루어지는 콘택 플러그(12)를 형성하고, 상기 콘택 플러그(12) 및 층간절연막(20)의 상면에 전체적으로 실리콘 산화막을 증착한 후, 이를 패터닝하여 상기 콘택 플러그(12)의 상면을 완전히 노출시키는 컨케이브형 홀(32)을 갖춘 실리콘 산화막 패턴(30)을 형성한다.
그 후, 상기 실리콘 산화막 패턴(30)이 형성된 결과물 전면에 스퍼터링법에 의하여 제1 도전 물질을 약 30nm의 두께로 형성한 후 CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 실리콘 산화막 패턴(30)의 상면 위에 존재하는 상기 제1 도전 물질을 제거함으로써 상기 컨케이브형 홀(32)의 내부에서 상기 콘택 플러그(12)와 전기적으로 연결되도록 상기 컨케이브형 홀(32)의 측벽 및 저면에서 연장되는 하부 전극(40)을 형성한다.
상기 제1 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, YBa2CuO7과 같은 도전성 페로브스카이트 물질; Cu, Al, Ta, Mo, W, Au, Ag와 같은 도전성 금속; WSix, TiSix, MoSix, TaSix와 같은 금속 실리사이드; 또는 TiN, TaN, WN, TiSiN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물 또는 이들의 조합으로 이루어질 수 있다.
도 1b를 참조하면, 상기 하부 전극(40)이 형성된 결과물상에 스퍼터링 방법 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 상기 하부 전극(40) 및 상기 실리콘 산화막 패턴(30)의 상면을 덮도록 유전막(50)을 약 40nm의 두께로 형성한다.
상기 유전막(50)은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12 또는 이들의 조합으로 이루어질 수 있다.
이 때, 상기 컨케이브형 홀(32)의 폭이 150nm 이하인 경우에 상기 컨케이브형 홀(32)의 내부에서는 횡방향에서 볼 때 상기 하부 전극(40)과 상기 유전막(50)의 폭의 합이 약 120nm 정도로 형성되며, 따라서 상기 하부 전극(40)과 상기 유전막(50)에 의하여 상기 컨케이브형 홀(32)의 입구가 좁아지게 된다.
도 1c를 참조하면, 상부 전극을 형성하기 위하여 상기 유전막(50)이 형성된 결과물상에 스퍼터링 방법에 의하여 제2 도전 물질을 약 20nm의 두께로 증착한다. 여기서, 상기 제2 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물 또는 이들의 조합으로 이루어질 수 있다.
그 결과, 상기 컨케이브형 홀(32) 내에는 상기 하부 전극(40) 및 유전막(50)에 의하여 그 입구가 좁아져 있으므로, 스퍼터링 방법에서의 특성에 의하여 도 1c에 도시한 바와 같이 상기 컨케이브형 홀(32) 내에서 상기 제2 도전 물질이 상기 유전막(50)의 정상 부분에는 많이 증착되나, 상기 컨케이브형 홀(32)의 측벽의 일부 및 저면에서는 스텝 커버리지(step coverage)가 불량하게 된다. 그 결과, 상기 유전막(50)상에는 상기 컨케이브형 홀(32) 내에서 일부 끊어진 불연속적인 제2 도전 물질막(60a)이 형성된다.
상부 전극을 상기 제2 도전 물질막(60a)으로만 형성하는 경우에는 전극의 유효 면적이 감소하여 커패시턴스가 감소한다.
따라서, 본 발명에서는 상부 전극을 형성하기 위한 제2 단계로서 상기 컨케이브형 홀(32)과 같이 좁은 공간에서의 막 형성 특성이 우수한 MOD(Metallo-Organic Deposition) 방법을 이용하여 다음에 설명하는 바와 같이 상부 전극 형성용 도전 물질을 증착한다.
도 1d를 참조하면, 상기 제2 도전 물질막(60a)이 형성된 결과물상에 제3 도전 물질을 MOD 방법에 의하여 약 20nm의 두께로 증착한다.
상기 제3 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물 또는 이들의 조합으로 이루어질 수 있다. 상기 제3 도전 물질은 상기 제2 도전 물질과 동일한 것을 사용할 수 있다.
이 때 사용되는 MOD 방법에서는 스핀 코팅(spin coating)법을 이용하여 스핀 횟수 및 MOD 용액, 즉 금속 유기물 및 용매로 이루어진 혼합 용액(백금을 증착하는 경우에는 10부피%의 Pt-아세틸아세토네이트와 90부피%의 에탄올 혼합 용액)의 농도를 조절하여 형성하고자 하는 막의 두께 및 밀도를 조절할 수 있다. MOD 방법에 의한 증착시, 상기 컨케이브형 홀(32)과 같이 좁은 공간에서 저면에 더 많이 증착되는 특징이 있으므로, 불연속적으로 형성된 상기 제2 도전 물질막(60a)의 끊어진 부분을 포함한 상기 컨케이브형 홀(32)의 저면 부분에 MOD 방법에 의하여 증착된 도전층이 형성된다. 그 후, MOD 방법에 의하여 형성된 상기 도전막을 약 100 ∼ 500℃의 온도에서 소결 처리하고 약 300 ∼ 800℃의 온도에서 결정화시키면, 상기 도전막 내에 결합되어 있던 유기 물질이 증발되면서 수축이 일어나게 되며, 이때 소수성 물질로 이루어지는 도전막상에는 더 이상 도전성 성분의 결정 성장이 이루어지지 않게 된다. 그 결과, MOD 방법에 의하여 상기 컨케이브형 홀(32)의 내부에만 선택적으로 상기 도전막을 형성할 수 있고, 상기 도전막에 의하여 상기 제2 도전 물질막(60a)의 끊어진 부분을 메우게 되어 상기 유전막(50)상의 전면에 연속적으로 균일하게 형성된 상부 전극(60b)을 얻을 수 있다.
상기한 바와 같이, 본 발명의 바람직한 실시예에서는 커패시터의 상부 전극을 스퍼터링 방법을 이용한 제1 단계와 MOD 방법을 이용한 제2 단계로 이루어지는 2단계 증착 방법에 의하여 형성한다. 이와 같이 상부 전극을 2단계로 형성하는 데 있어서, 상기 제1 단계에서의 스퍼터링 방법은 하부 막질의 정상에는 많이 증착되고 컨케이브형 홀의 측벽 및 저면에는 스텝 커버리지가 불량한 반면에, 상기 제2 단계에서의 MOD 방법은 컨케이브형 홀과 같이 좁은 공간내에 성막(成膜)하는 경우에 컨케이브형 홀의 저면에 많이 증착되는 특성이 있으므로, 컨케이브형 홀과 같이 좁은 공간내에 성막하는 데 유리하게 이용될 수 있다. 그러나, MOD 방법은 금속 유기물을 이용하기 때문에 막 증착 과정에서 탄소 등의 불순물이 포함되며, 그에 따라 소결 과정을 필요로 한다. 이와 같은 소결 공정은 유전막을 열화시킬 가능성이 있다.
따라서, 본 발명에서는 상부 전극을 MOD 방법으로 형성하는 경우에 유전막에 미치는 영향을 최소화하기 위하여 상부 전극을 상기한 바와 같이 2단계로 형성하는 것이다. 즉, 일단 접착 특성이 우수한 높은 순도의 막을 제공하는 스퍼터링 방법에 의하여 도전막을 형성한 후, 그 위에 MOD 방법에 의하여 증착된 도전막을 형성하면 연속적으로 균일하게 증착된 고순도의 도전 물질로 이루어지는 상부 전극을 얻을 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위하여 제조 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110)상에 층간절연막(120)을 통하여 도핑된 폴리실리콘으로 이루어지는 콘택 플러그(112)를 형성하고, 상기 콘택 플러그(112) 및 층간절연막(120)의 상면에 전체적으로 제1 도전 물질을 증착한 후, 이를 패터닝하여 상기 콘택 플러그(112)와 전기적으로 연결되는 하부 전극(140)을 형성하는 동시에 서로 이웃하는 하부 전극(140) 사이에 컨케이브형 홀(132)을 형성한다.
상기 제1 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, YBa2CuO7과 같은 도전성 페로브스카이트 물질; Cu, Al, Ta, Mo, W, Au, Ag와 같은 도전성 금속; WSix, TiSix, MoSix, TaSix와 같은 금속 실리사이드; 또는 TiN, TaN, WN, TiSiN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물 또는 이들의 조합으로 이루어질 수 있다.
도 2b를 참조하면, 상기 하부 전극(140)이 형성된 결과물상에 실시예 1에서 도 1b를 참조하여 설명한 바와 같은 방법으로 유전막(150)을 형성한다. 상기 유전막(150)은 상기 컨케이브형 홀(132)의 내측면 및 상기 하부 전극(140)의 상면을 약 40nm의 두께로 덮도록 형성한다.
이 때, 상기 컨케이브형 홀(132)의 내부에 상기 유전막(150)이 형성됨으로써 상기 컨케이브형 홀(132)의 입구가 좁아지게 된다.
도 2c를 참조하면, 실시예 1에서 도 1c를 참조하여 설명한 바와 같은 방법으로 상기 유전막(150) 위에 제2 도전 물질막(160a)을 약 20nm의 두께로 형성한다.
상기 제2 도전 물질막(160a)을 구성하는 제2 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물 또는 이들의 조합으로 이루어질 수 있다.
이 때, 상기 컨케이브형 홀(132) 내에는 상기 유전막(150)에 의하여 그 입구가 좁아져 있으므로, 스퍼터링 방법에서의 특성에 의하여 도 2c에 도시한 바와 같이 상기 컨케이브형 홀(132) 내에서 상기 제2 도전 물질이 상기 유전막(150)의 정상 부분에는 많이 증착되나, 상기 컨케이브형 홀(132)의 측벽의 일부 및 저면에서는 스텝 커버리지가 불량하게 된다. 그 결과, 상기 제2 도전 물질막(160a)은 상기 컨케이브형 홀(32) 내에서 일부 끊어진 불연속적인 막으로 된다.
도 2d를 참조하면, 상기 제2 도전 물질막(160a)이 형성된 결과물상에 제3 도전 물질을 MOD 방법에 의하여 약 20nm의 두께로 증착한다.
상기 제3 도전 물질은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물 또는 이들의 조합으로 이루어질 수 있다. 상기 제3 도전 물질은 상기 제2 도전 물질과 동일한 것을 사용할 수 있다.
이 때 사용되는 MOD 방법에서 스핀 코팅(spin coating)법을 이용하여 스핀 횟수 및 MOD 용액, 즉 금속 유기물 및 용매로 이루어진 혼합 용액(백금을 증착하는 경우에는 10부피%의 Pt-아세틸아세토네이트와 90부피%의 에탄올 혼합 용액)의 농도를 조절하여 형성하고자 하는 막의 두께 및 밀도를 조절할 수 있다. MOD 방법에 의한 증착시, 상기 컨케이브형 홀(132)과 같이 좁은 공간에서 저면에 더 많이 증착되는 특징이 있으므로, 불연속적으로 형성된 상기 제2 도전 물질막(160a)의 끊어진 부분을 포함한 상기 컨케이브형 홀(132)의 저면 부분에 MOD 방법에 의하여 증착된 도전층이 형성된다. 그 후, MOD 방법에 의하여 형성된 상기 도전막을 약 100 ∼ 500℃의 온도에서 소결 처리하고 약 300 ∼ 800℃의 온도에서 결정화시키면, 상기 도전막 내에 결합되어 있던 유기 물질이 증발되면서 수축이 일어나게 되며, 이때 소수성 물질로 이루어지는 도전막상에는 더 이상 도전성 성분의 결정 성장이 이루어지지 않게 된다. 그 결과, MOD 방법에 의하여 상기 컨케이브형 홀(132)의 내부에만 선택적으로 상기 도전막을 형성할 수 있고, 상기 도전막에 의하여 상기 제2 도전 물질층(160a)의 끊어진 부분을 메우게 되어 상기 유전막(150)상의 전면에 연속적으로 균일하게 형성된 상부 전극(160b)을 얻을 수 있다.
상기한 바와 같이, 본 발명에서는 컨케이브형 홀이 형성되어 있는 구조물 위에 커패시터의 상부 전극을 형성하기 위하여, 스퍼터링 방법을 이용하여 접착성이 우수한 높은 순도의 도전막을 형성하는 제1 단계와, 상기 도전막 위에 MOD 방법에 의하여 좁은 공간에서의 매립 특성이 우수한 도전막을 형성하는 제2 단계로 이루어지는 2단계 증착 방법을 이용한다. 따라서, 컨케이브형 홀이 형성되어 있는 하부 구조상에서 컨케이브형 홀의 사이즈가 작아도 홀 내부에 연속적으로 균일하게 증착된 고순도의 도전 물질로 이루어지는 상부 전극을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위하여 제조 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위하여 제조 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 콘택 플러그
20 : 층간절연막, 30 : 실리콘 산화막 패턴
32 : 컨케이브형 홀, 40 : 하부 전극
50 : 유전막, 60a : 제2 도전 물질막
60b : 상부 전극

Claims (6)

  1. 반도체 기판의 도전 영역에 연결된 콘택 플러그를 노출시키는 컨케이브형 홀을 포함하는 절연막 패턴을 갖춘 웨이퍼상에 커패시터를 형성하는 방법에 있어서,
    상기 컨케이브형 홀의 내부에서 상기 콘택 플러그와 전기적으로 연결되도록 상기 컨케이브형 홀의 측벽 및 저면에서 연장되는 하부 전극을 형성하는 단계와,
    상기 하부 전극 및 상기 절연막 패턴의 상면을 덮는 유전막을 형성하는 단계와,
    스퍼터링 방법 및 MOD(Metallo-Organic Deposition) 방법을 순차적으로 이용하는 2단계 증착 방법에 의하여 상기 유전막 위에 상기 유전막을 연속적으로 균일하게 덮는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 유전막은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 상부 전극은 백금족 금속, 백금족 금속 산화물 및 이들의 조합으로 이루어지는 군에서 선택되는 단일층 또는 다중층으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  4. 복수의 하부 전극에 의하여 상기 각 하부 전극 사이에 컨케이브형 홀이 형성된 구조물상에 상기 컨케이브형 홀의 내측면 및 상기 하부 전극의 상면을 덮는 유전막을 형성하는 단계와,
    스퍼터링 방법 및 MOD(Metallo-Organic Deposition) 방법을 순차적으로 이용하는 2단계 증착 방법에 의하여 상기 유전막 위에 상기 유전막을 연속적으로 균일하게 덮는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 하부 전극은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 금속 실리사이드, 금속 질화물 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  6. 제4항에 있어서, 상부 전극 형성 단계에서, MOD 방법에 의한 증착 단계는
    스퍼터링 방법에 의하여 형성된 막 위에 금속 유기물 및 용매의 혼합 용액을 스핀 코팅(spin coating) 하는 단계와,
    상기 스핀 코팅된 결과물을 100 ∼ 500℃의 온도로 소결시키는 단계와,
    상기 소결된 결과물을 300 ∼ 800℃의 온도에서 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
KR10-1999-0000105A 1999-01-06 1999-01-06 메탈로-오가닉스를 이용한 커패시터 제조방법 KR100498439B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0000105A KR100498439B1 (ko) 1999-01-06 1999-01-06 메탈로-오가닉스를 이용한 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0000105A KR100498439B1 (ko) 1999-01-06 1999-01-06 메탈로-오가닉스를 이용한 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20000050325A KR20000050325A (ko) 2000-08-05
KR100498439B1 true KR100498439B1 (ko) 2005-07-01

Family

ID=19570733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0000105A KR100498439B1 (ko) 1999-01-06 1999-01-06 메탈로-오가닉스를 이용한 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100498439B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496488B2 (en) 2012-11-02 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425153B1 (ko) * 2000-12-19 2004-03-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222711A (ja) * 1995-02-13 1996-08-30 Texas Instr Japan Ltd 強誘電体キャパシタと、強誘電体キャパシタ及び強誘電体膜の形成方法
KR20000045295A (ko) * 1998-12-30 2000-07-15 김영환 반도체 메모리 소자의 캐패시터 제조방법
KR20000041394A (ko) * 1998-12-22 2000-07-15 김영환 메모리소자의 커패시터 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222711A (ja) * 1995-02-13 1996-08-30 Texas Instr Japan Ltd 強誘電体キャパシタと、強誘電体キャパシタ及び強誘電体膜の形成方法
KR20000041394A (ko) * 1998-12-22 2000-07-15 김영환 메모리소자의 커패시터 제조방법
KR20000045295A (ko) * 1998-12-30 2000-07-15 김영환 반도체 메모리 소자의 캐패시터 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496488B2 (en) 2012-11-02 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9978932B2 (en) 2012-11-02 2018-05-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Also Published As

Publication number Publication date
KR20000050325A (ko) 2000-08-05

Similar Documents

Publication Publication Date Title
US6294425B1 (en) Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers
KR100289739B1 (ko) 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US5955774A (en) Integrated circuit ferroelectric memory devices including resistors in periphery region
US5576928A (en) High-dielectric-constant material electrodes comprising thin platinum layers
KR0147640B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
EP0860868B1 (en) Method for treating a dielectric used in semiconductor devices
KR100331570B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
KR100583703B1 (ko) 집적회로캐패시터
KR100269326B1 (ko) 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법
US6599806B2 (en) Method for manufacturing a capacitor of a semiconductor device
KR100275752B1 (ko) 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
US6162671A (en) Method of forming capacitors having high dielectric constant material
US20030047771A1 (en) Semiconductor device and method for fabricating the same
US11875992B2 (en) Semiconductor devices including a support pattern on a lower electrode structure
KR100505397B1 (ko) 반도체메모리소자의캐패시터제조방법
KR100798509B1 (ko) 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극
JP3638518B2 (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
KR100471730B1 (ko) 배리어 구조물을 구비한 커패시터 전극의 제조 방법
KR100498439B1 (ko) 메탈로-오가닉스를 이용한 커패시터 제조방법
US7781819B2 (en) Semiconductor devices having a contact plug and fabrication methods thereof
KR100687433B1 (ko) 캐패시터의 하부전극 형성 방법
KR19990080412A (ko) 이중 유전막을 가지는 고유전율 커패시터 및 그제조방법
KR20010037842A (ko) 주름진 박스형 구조의 전극을 가진 커패시터의 제조방법
KR100418587B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 형성방법
KR19990085675A (ko) 메탈로-오가닉스에 의한 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee