KR19990085675A - 메탈로-오가닉스에 의한 커패시터 제조방법 - Google Patents

Abstract

메탈로-오가닉스에 의하여 형성된 전극을 갖춘 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판상에 부도체 패턴을 형성하는 단계와, MOD(Metallo-organic deposition)법을 이용하여 상기 부도체 패턴 사이의 공간을 백금 메탈로-오가닉스막으로 채우는 단계와, 상기 백금 메탈로-오가닉스막을 소결시키는 단계와, 상기 백금 메탈로-오가닉스막을 결정화시키는 단계와, 상기 부도체 패턴을 제거하고 상기 결정화된 백금 메탈로-오가닉스막으로 이루어지는 하부 전극을 남기는 단계와, 상기 하부 전극 위에 유전막을 형성하는 단계와, 상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.

Description

메탈로-오가닉스에 의한 커패시터 제조 방법

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 메탈로-오가닉스를 이용하여 MOD(metallo-organic deposition)법에 의하여 커패시터의 전극을 형성하는 방법에 관한 것이다.

반도체 소자의 고집적화에 따라 작은 셀 면적에서도 큰 커패시턴스를 확보하기 위한 연구가 진행되고 있으며, 그에 따라 커패시터의 유효 단면적을 증가시키기 위하여 스토리지 노드의 구조를 실린더(cylinder) 또는 핀(fin) 형상으로 입체화시키고 있다. 그러나, 이와 같은 구조를 이용하여도 1기가(Giga)급 이상의 소자에서는 동작에 필요한 안정된 커패시턴스를 확보하기 어렵다.

상기한 문제들을 해결하기 위하여 페로브스카이트 구조를 가지는 PZT(Pb(Zr, Ti)O₃), BST(Ba(Sr, Ti)O₃) 등과 같은 강유전 또는 고유전 물질을 소자에 적용하는 것이 검토되고 있다.

BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는 통상적인 ONO 또는 Ta₂O₅를 유전체로 하는 경우와 같이 복잡한 전극 구조가 필요하지 않으며, BC(buried contact)에 의하여 폴리실리콘 또는 도전성 플러그를 형성한 후에 단순한 스택(stack) 구조의 하부 전극을 형성할 수 있어서 공정이 단순화되는 이점이 있다.

그런데, 고유전 물질 및 강유전 물질을 유전막으로 채용하는 경우에 전극을 형성하기 위하여 사용되는 물질로서 주로 백금을 대표적으로 하는 백금족 원소를 사용한다. 실제로, 백금 전극은 우수한 내산화성으로 인하여 고유전 물질 및 강유전 물질의 상하부 전극 물질로서 널리 사용되고 있다. 그러나, 백금은 그 두께가 증가할수록 건식 식각하기 어려워서 공정이 복잡해지고, 셀 사이의 간격이 감소되어 감에 따라 충분한 커패시턴스를 확보하기 어렵다. 따라서, 커패시터의 유효 단면적을 증가시키기 위하여 백금의 높이를 증가시키면 스토리지 노드의 분리가 어렵게 된다.

한편, 백금을 상부 전극 형성시 사용하는 경우에는 현재 스퍼터링 방법을 가징 많이 사용하고 있다. 그러나, 이와 같은 방법에 의하면 스텝 커버리지가 나빠서 많은 문제점이 야기된다.

본 발명의 목적은 유전막으로서 고유전 물질을 사용하는 경우에 백금을 이용하여 개선된 건식 식각 특성 및 증착 특성으로 커패시터의 전극을 형성하는 방법을 제공하는 것이다.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 부도체 패턴을 형성하는 단계와, MOD(Metallo-organic deposition)법을 이용하여 상기 부도체 패턴 사이의 공간을 백금 메탈로-오가닉스막으로 채우는 단계와, 상기 백금 메탈로-오가닉스막을 소결시키는 단계와, 상기 백금 메탈로-오가닉스막을 결정화시키는 단계와, 상기 부도체 패턴을 제거하고 상기 결정화된 백금 메탈로-오가닉스막으로 이루어지는 하부 전극을 남기는 단계와, 상기 하부 전극 위에 유전막을 형성하는 단계와, 상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.

상기 부도체 패턴은 하부로부터 산화막과 소수성 물질막이 차례로 적층되어 형성된다.

상기 소결은 100 ∼ 500℃의 온도에서 행하고, 상기 결정화는 300 ∼ 500℃의 온도에서 행한다.

상기 유전막은 Ba(Sr, Ti)O₃(BST), Ta₂O₅, SrTiO₃(STO), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃(PLZT) 및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택되는 어느 하나로 형성된다.

상기 상부 전극 형성 단계는 상기 유전막으로 덮인 하부 전극 사이의 공간을 MOD법을 이용하여 백금막으로 채우는 단계와, 상기 백금막 및 유전막 위에 도전 물질을 증착하는 단계를 포함한다.

본 발명에 의하면, MOD 방법에 의하여 커패시터의 전극을 형성하므로, 고유전막을 채용하는 커패시터에서 백금으로 이루어지는 전극을 건식 식각 방법을 이용하지 않고도 우수한 증착 특성으로 형성할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

본 발명에서는 고유전 물질을 유전막 형성 물질로 사용하는 커패시터의 전극을 형성하기 위하여 MOD 방법을 이용한다. MOD 방법에서 사용되는 메탈로-오가닉스는 귀금속과 유기물이 화학적으로 결합한 금속 유기물로서 잉크상의 용액이다. 유리, 세라믹, 금속 등의 기판에 인쇄 또는 도포(스핀-코팅)한 후, 소성(열처리)에 의하여 열분해시켜서 기판상에 0.05 ∼ 1.0μm 두께의 균일한 박막 미세 패턴을 형성할 수 있다.

본 발명에 따른 커패시터 형성의 구체적인 방법에 대하여 다음에 상세히 설명한다.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위하여 제조 순서에 따라서 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(10)상에 층간 절연막(20)을 통하여 도핑된 폴리실리콘으로 형성된 콘택(12) 위에 배리어막(14)을 형성하고, 상기 배리어층(14) 및 층간 절연막(20)의 상면 전체에 산화막(30)과 소수성 물질막(40) 예를 들면 Si₃N₄막을 차례로 형성한다.

도 2를 참조하면, 상기 산화막(30) 및 소수성 물질막(40)을 패터닝하여 상기 배리어막(14)을 노출시키는 산화막 패턴(30a) 및 소수성 물질막 패턴(40a)으로 이루어지는 부도체 패턴을 형성한다.

도 3을 참조하면, 상기 산화막 패턴(30a) 및 소수성 물질막 패턴(40a)에 의하여 노출된 배리어막(14) 위에 MOD법을 이용하여 백금 메탈로-오가닉스막(50)을 형성한다. 이 때, 스핀-코팅법을 이용하여 스핀 횟수 및 백금 메탈로-오가닉스 용액의 농도를 조절하여 상기 백금 메탈로-오가닉스막(50)의 두께 및 밀도를 조절할 수 있다.

도 4를 참조하면, 상기 백금 메탈로-오가닉스막(50)을 약 100 ∼ 500℃의 온도에서 소결시키고, 이를 약 300 ∼ 800℃에서 결정화시킨다. 그러면, 백금과 결합하고 있던 유기물이 증발하면서 수축되어 백금으로 이루어지는 하부 전극(50a)이 형성된다. 이 때, 상기 소수성 물질막 패턴(40a)상에는 백금의 결정 성장이 일어나지 않도록 선택적으로 백금을 증착할 수 있다.

도 5를 참조하면, 상기 하부 전극(50a)중 상기 소수성 물질막 패턴(40a) 및 산화막 패턴(30a) 위에 있는 부분을 CMP(Chemical Mechanical Polishing) 또는 에치백 방법에 의하여 제거한 후, 노출된 상기 소수성 물질막 패턴(40a) 및 산화막 패턴(30a)을 제거하면, 백금을 건식 식각하지 않고도 간단한 방법으로 스토리지 노드 구조를 얻을 수 있다.

상기 하부 전극(50a)을 형성하기 위하여 본 실시예에서는 박금을 사용하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않고 백금족 금속 및 백금족 금속의 산화물로 이루어지는 군에서 선택되는 단일층 또는 그 복합층으로 형성할 수 있다.

도 6을 참조하면, 상기 하부 전극(50a)이 형성되어 있는 결과물상에 유전막(60), 예를 들면 BST막을 형성한다. 상기 유전막(60)은 BST막 외에 Ta₂O₅, SrTiO₃(STO), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃(PLZT), Bi₄Ti₃O₁₂등으로 형성할 수 있다.

도 7을 참조하면, 상기 유전막(60)으로 덮인 하부 전극(50a) 사이의 공간은 그 간격이 좁아지게 되므로, 상부 전극을 형성하기 전에, 상기 하부 전극(50a) 사이의 각각의 공간을 MOD법을 이용하여 상기 하부 전극(50a) 형성시와 동일한 방법으로 백금막(70)으로 채운다.

그 후, 상기 백금막(70) 및 그 사이에 노출되어 있는 유전막(60)상에 전극 형성용 도전 물질을 증착하여 상부 전극(80)을 형성함으로써, 본 발명에 따른 커패시터를 완성한다. 상기 상부 전극(80) 형성용 도전 물질로서 백금족 금속 또는 백금족의 산화물을 사용할 수 있고, 상기 상부 전극(80)은 백금족 금속 및 백금족 금속의 산화물로 이루어지는 군에서 선택되는 단일층 또는 그 복합층으로 형성할 수 있다.

상기한 바와 같이, 본 발명에 의하면 MOD 방법에 의하여 커패시터의 전극을 형성하므로, 고유전막을 채용하는 커패시터에서 백금으로 이루어지는 전극을 건식 식각 방법을 이용하지 않고도 우수한 증착 특성으로 형성할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (7)

1. 반도체 기판상에 부도체 패턴을 형성하는 단계와,

   MOD(Metallo-organic deposition)법을 이용하여 상기 부도체 패턴 사이의 공간을 백금 메탈로-오가닉스막으로 채우는 단계와,

   상기 백금 메탈로-오가닉스막을 소결시키는 단계와,

   상기 백금 메탈로-오가닉스막을 결정화시키는 단계와,

   상기 부도체 패턴을 제거하고 상기 결정화된 백금 메탈로-오가닉스막으로 이루어지는 하부 전극을 남기는 단계와,

   상기 하부 전극 위에 유전막을 형성하는 단계와,

   상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
2. 제1항에 있어서, 상기 부도체 패턴은 하부로부터 산화막과 소수성 물질막이 차례로 적층되어 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
3. 제2항에 있어서, 상기 소수성 물질막은 Si₃N₄막인 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
4. 제1항에 있어서, 상기 소결은 100 ∼ 500℃의 온도에서 행하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
5. 제1항에 있어서, 상기 결정화는 300 ∼ 500℃의 온도에서 행하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
6. 제1항에 있어서, 상기 유전막은 Ba(Sr, Ti)O₃(BST), Ta₂O₅, SrTiO₃(STO), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃(PLZT) 및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
7. 제1항에 있어서, 상기 상부 전극 형성 단계는

   상기 유전막으로 덮인 하부 전극 사이의 공간을 MOD법을 이용하여 백금막으로 채우는 단계와,

   상기 백금막 및 유전막 위에 도전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.