KR0150985B1 - 산화물 전극을 이용한 커패시터 제조방법 - Google Patents

Abstract

반도체 장치의 커패시터 형성방법이 개시되어 있다. 반도체 기판상에 제1 산화물 전극을 형성하고, 상기 제1 산화물 전극 상에 유전막을 형성한 다음, 상기 유전막 상에 제2 산화물 전극을 형성한다. 저저항의 산화물을 이용하여 전극을 형성함으로써, 접착 특성을 개선함과 동시에 전극의 산화를 방지하고, 커패시턴스의 저하를 방지하며, 구조적으로 간단하면서도 신뢰성 있는 커패시터를 제조할 수 있다.

Description

산화물 전극을 이용한 커패시터 제조방법

제1도 내지 제4도는 본 발명에 따르는 반도체 장치의 산화물 전극을 이용한 커패시터 제조방법의 일 예를 설명하기 위한 단면도들이다.

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 고유전체를 유전막으로 사용하고, 산화물을 전극으로 사용하는 반도체장치의 커패시터 제조방법에 관한 것이다.

반도체 메모리 장치의 커패시턴스는 메모리 장치의 기억용량을 결정하는 중요한 변수로서, 집적도가 증가함에 따라 제한된 셀 면적내에서 커패시턴스를 증가시키기 위하여 많은 방법들이 제안되고 있다.

종래의 DRAM 소자에서 있어서, 커패시터의 유전막으로는 다양한 기하학적 구조의 SiO₂, ONO, NO를 사용하여 왔으며, 커패시터의 전극으로는 폴리 실리콘을 이용하여 왔다. 한편, 반도체 소자의 고집적화에 따라 커패시턴스의 증가가 요구되어 새로이 PbZrO₃, PbTiO₃, BaTiO₃, SrTiO₃, PLZT, PLT, PT, S, Ta₂O₅등의 고유전체를 유전막으로 사용하는 방법이 제안되었다. 그런, 상기와 같은 고유전체를 유전막의 재료로 사용하고, 통상적으로 사용되는 폴리 실리콘을 전극 물질로 사용할 경우, 상기 고유전체와 폴리 실리콘의 반응으로 인해 유전막과 전극의 계면에 저유전 물질, 예컨대, SiO₂가 형성된다. 이 구조는 결국, 유전율이 큰 커패시터, 즉 고유전물에 의한 커패시터와 유전율이 작은 커패시터 즉, SiO₂에 의한 커패시터가 직렬 연결된 효과를 가지므로 전체 커패시턴스가 감소되는 문제점이 있었다. 따라서, 새로운 전극물질의 개발이 필요하게 되었고, Pt, Ti, TiN 등의 금속을 커패시터의 전극물질로 사용하는 것이 고려되었다. 그러나, 금속, 예컨대, Pt는 전극 아래에 형성되는 막, 예컨대, 실리콘 산화막과의 접착(adhesion) 특성이 좋지 않다. 그러므로, 접착 특성을 개선하기 위하여 베리어층을 형성해야 할 뿐만 아니라, 금속의 종류에 따라서는 평탄화층을 형성해야하는 경우도 있어 공정이 복잡해지는 경향이 있다.

한편, 고유전체 중 SrTiO₃를 유전막의 재료로 사용하는 방법이 예를 들면, 토시유키 사쿠마(Toshiyuki Sakuma)외 4인에 의해 발표된 논문 - '실리콘 상에 SrTiO₃박막 커패시터를 형성함에 있어서 고 커패시턴스의 실현을 위한 베리어 층(Barrier layers for realization of high capacitance density in SrTiO₃than-film capacitor on silicon, Appl. Phys. Lett. Vol.57, 1990. pp. 2431~2433)'에 개시되어 있다.

상기 논문에는, 반도체 기판 상에 고유전체인 SrTiO₃를 유전막의 재료로 사용할 경우, 기판과 SrTiO₃막 계면에 형성되는 SiO₂혹은 다른 산화물로 인해 유전율이 감소되기 때문에 상기 SrTiO₃막 증착전에 산화물 형성을 방지하기 위한 베리어층을 형성하는 것이 개시되어 있다. 이때, 베리어층은 Pt, Pt/Ti, 또는 Pt/Ta 등의 금속으로 형성하는 것이 가능하다. 그러나, 단일 금속, 예컨대, Pt만을 사용한 경우, 고온으로 어닐링(annealing)을 실시하면 상기 금속은 실리콘과 반응하여 PtSi를 형성하게 되고, 이는 결과적으로 유전율을 저하시키는 실리콘 산화물을 형성한다. 이는 Pt/Ti의 이중층을 사용한 경우도 마찬가지여서, 어닐링시 Ti로 확산된 Si와 Pt와 반응하여 PtSi를 형성하게 된다. 상기 논문은 단지, Pt/Ta의 이중층만이 고온, 예컨대, 700℃까지의 온도에서 실리콘의 확산을 억제하여 PtSi의 생성 및 고유전체막과의 반응을 방지하여 고유전율을 유지할 수 있음을 밝히고 있다. 이와 같이 하부에 실리콘을 포함하는 막, 예컨대, SiO₂막이 형성되어 있는 경우, 유전율을 저하시키는 PtSi의 생성은 Ta를 Pt 아래에 형성하는 경우에만 억제할 수 있다.

즉, 상기 논문에 의하면, 결과적으로 Pt를 전극으로 사용하기 위해서는 베리어층, 예컨대, Ta층이 필요함을 알 수 있다.

따라서, 본 발명은 고유전물을 이용하여 커패시터를 제조함에 있어, 종래의 문제점들을 해결하여, 보다 간단한 구조를 갖는 커패시터를 제조하는 방법을 제공하는 것을 그 목적으로 한다.

고유전체 박막 커패시터의 전극물질로 금속 대신 저저항의 산화물을 사용함으로써 전극의 산화를 방지하고 내열성을 확보하여, 구조적으로 간단하면서도 신뢰성 있는 커패시터 형성이 가능하다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 산화물 전극을 형성하는 단계, 상기 산화물 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 제2 산화물 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법을 제공한다.

상기 제1 및 제2 산화물 전극은 Bi₂Ru₂O₇의 단일층일 수 있고, 폴리실리콘/Bi₂Ru₂O₇의 이중층일 수 있다. 이 때, 바람직한 실시예에 의하면, 상기 폴리실리콘층의 두께는 전체 두께에 대해 5~95%로 변화시켜 형성하고, 상기 제1 및 제2 산화물 전극은 500Å~5000Å의 두께로 형성한다. 또한, 상기 유전막은 PbZrO₃, PbTiO₃, BaTiO₃, SrTiO₃, PLZT, PLT, PT, ST, 및 Ta₂O₅등의 군에서 어느 하나를 선택한다.

이하, 첨부한 도면을 참조하여 본 발명을 설명한다.

제1도 내지 제5도는 본 발명에 따르는 반도체 장치의 산화물 전극을 이용한 커패시터 제조방법의 일 예를 도시한 단면도들이다.

제1도는 콘택 홀(h)을 형성하는 단계를 나타낸다. 반도체 기판(10)상에 통상적인 반도체 제조 공정에 의해 필드 산화막(12)을 형성한다. 상기 필드 산화막(12)과 상기 반도체 기판(10) 상에 실리콘 산화물과 도전물, 및 실리콘 산화물을 차례로 적층한 다음 이를 패터닝하여 게이트 산화막(14), 게이트 전극(16), 및 제1 절연막(17)으로 구성되는 게이트 전극 패턴을 형성한다. 이어서, 상기 게이트 전극 패턴의 측벽에 스페이서(18)를 형성한 다음, 상기 스페이서(18)가 형성된 결과물 전면에 폴리 실리콘을 증착하고, 이를 패터닝하여 패드전극(20)을 형성한다. 상기 패드 전극(20)은 콘택 홀(h) 면적의 축소에 따른 게이트 전극(16)과 이후 공정에서 형성될 스토리지 전극의 접촉을 방지하기 위하여 형성한다. 이어서, 상기 패드 전극(20)이 형성된 상기 결과물 상에 절연물 예컨대, 실리콘 산화물을 증착하여 제2 절연막(22)을 형성한 다음, 이를 패터닝하여 콘택 홀(h)을 형성한다.

제2도는 제1 산화물 전극(26)을 형성하는 단계를 나타낸다. 상기 콘택 홀(h)을 채움과 동시에, 상기 제2 절연막(22)을 기준으로 일정한 두께를 갖도록 산화물, 예컨대, Bi₂Ru₂O₇을 증착하여 Bi₂Ru₂O₇막을 형성한 다음 이를 패터닝하여 제1 산화물 전극(26), 예컨대, 스토리지 전극을 형성한다. 이 때, 상기 제1 산화물 전극(26)은 상기 제2 절연막을 기준으로 500~5000Å의 두께를 갖도록 증착하는 것이 바람직하다. 한편, 경우에 따라서, 상기 제1 산화물 전극(26)은 Bi₂Ru₂O₇단일층으로 제조하지 않고, 폴리 실리콘/Bi₂Ru₂O₇의 이중층을 갖도록 제조할 수도 있다. 이 때, 폴리 실리콘층의 두께는 전체 제1 산화물 전극(26) 두께에 대해 5~95%로 변화시켜 형성할 수 있다. 이 때, 상기 제1 산화물 전극(26) 물질로 사용하는 Bi₂Ru₂O₇는 산화물이면서도 전기저항이 낮고(6.5×10^-4Ωcm), 고유전체의 결정구조인 페로프스카이트(perovskite) 구조와 유사한 파이어로클로르(pyrochlore) 구조를 가지며, 화학적으로 안정하다. 상기 Bi₂Ru₂O₇에 대한 고찰이 알. 제이. 보찰드(R.J.Bouchard)의 1인에 의해 발표된 논문 - '비스무스의 새로운 군 - 귀한 금속 파이어로클로르들(A New Family of Bismuth -Precious Metal Pyrochlores), Mat. Res. Bull. Vol. 6. pp. 669-680'에 개시되어 있다.

제3도는 유전막(28)을 형성하는 단계를 나타낸다. 상기 제1 산화물 전극(26)이 형성된 결과물 전면에 유전물, 예컨대 SrTiO₃를 증착하여 유전막(28)을 형성한다. 이 때, 상기 유전물 SrTiO₃대신에 PbZrO₃, PbTiO₃, BaTiO₃, PLZT, PLT, PT, ST, Ta₂O₅중에서 하나를 선택하여 형성할 수 있다.

제4도는 제2 산화물 전극(30)을 형성하는 단계를 나타낸다. 상기 유전막(28) 상에 산화물, 예컨대, Bi₂Ru₂O₇를 증착하여 제2 산화물 전극(30), 예컨대, 플레이트 전극을 형성한다. 이 때, 상기 제2 산화물 전극(30)은 상기 제1 산화물 전극(28)과 마찬가지로 500~5000Å의 두께를 갖도록 증착하는 것이 바람직하다. 또한, 경우에 따라서, 상기 제2 산화물 전극(30)은 Bi₂Ru₂O₇단일층으로 제조하지 않고, 폴리 실리콘/Bi₂Ru₂O₇의 이중층을 갖도록 제조할 수도 있다. 이 때, 폴리 실리콘층의 두께는 전체 두께에 대해 5~95%로 변화시켜 형성할 수 있다.

이상, 상술한 바와 같이 본 발명에 의하면, 고유전체 박막 커패시터의 전극 물질로 저저항의 산화물, 예컨대, Bi₂Ru₂O₇를 전극 물질로 사용함으로써, 접착 특성을 개선함과 동시에 전극의 산화를 방지함으로써 커패시턴스의 저하를 방지하며, 구조적으로 간단하면서도 신뢰성있는 커패시터를 제조할 수 있다.

상기 실시예에서의 커패시터는 편의상 플래너 타입(plannar type)으로 구성하였으나, 필요에 의해 다양한 3차원 구조를 가질 수 있음은 물론이다.

본 발명은 상기 실시예에서만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함을 명백하다.

Claims (5)

1. 반도체 기판 상에 Bi₂Ru₂O₇을 증착하여 제1 산화물 전극을 형성하는 단계; 상기 산화물 전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 Bi₂Ru₂O₇을 증착하여 제2 산화물 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
2. 제1항에 있어서, 제1 산화물 전극을 형성하는 상기 단계전, 폴리실리콘층을 형성하는 단계와, 제2 산화물 전극을 형성하는 상기 단계 후, 폴리실리콘층을 형성하는 단계들을 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
3. 제2항에 있어서, 상기 폴리실리콘층의 두께는 제1 산화물전극과 폴리실리콘층 또는 제2 산화물전극과 폴리실리콘층을 합한 전체 두께에 대해 5~95%로 변화시켜 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
4. 제1항에 있어서, 상기 제1 및 제2 산화물 전극은 500~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
5. 제1항에 있어서, 상기 유전막은 PbZrO₃, PbTiO₃, BaTiO₃, SrTiO₃, PLZT, PLT, PT, ST, 및 Ta₂O₅등의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.