KR20010063730A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, Pt막을 하부 전극으로 형성하는 캐패시터의 제조 공정에서 Pt막을 형성하기 전에 확산 장벽층으로 고온 공정에서 안정한 SrRuO3막을 형성함으로써 Pt의 접합성을 향상시킬 수 있고, 산소의 확산을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 확산 장벽층으로 SrRuO3막과 하부 전극으로 Pt막을 적층하여 형성함으로써 고온에서도 안정한 구조를 유지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
도 1은 일반적인 DRAM 메모리 셀의 단면도로서, 그 제조 방법을 설명하면 다음과 같다.
반도체 기판(101)상의 소정 영역에 필드 산화막(102)을 형성하여 액티브 영역과 필드 영역을 확정한다. 액티브 영역의 반도체 기판(101) 상부에 게이트 산화막(103) 및 제 1 폴리실리콘막(104)을 형성한 후 패터닝하여 게이트 전극을 형성한다. 게이트 전극 측벽에 스페이서(105)를 형성한다. 반도체 기판(101) 상의 선택된 영역에 불순물 이온 주입 공정을 실시하고 소정 공정을 실시하여 소오스(106) 및 드레인(107)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(108)을 형성한 후 드레인(107)을 노출시키는 제 1 콘택홀을 형성한다. 제 1 콘택홀이 매립되도록 제 2 폴리실리콘막(109)을 형성한다. 제 1 콘택홀을 매립한 제 2 폴리실리콘막(109) 상부에 비트라인(110)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(111)을 형성한 후 제 2 층간 절연막(111) 및 제 1 층간 절연막(108)의 소정 영역을 식각하여 소오스(106)를 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀이 매립되도록 제3 폴리실리콘막(112)을 형성한다. 제 3 폴리실리콘막(112)와 접속되도록 하부 전극(113)을 형성한 후 전체 구조 상부에 유전체막(114) 및 상부 전극(115)을 형성하여 캐패시터를 제조한다. 전체 구조 상부에 제 3 층간 절연막(116)을 형성하고, 그 상부의 선택된 영역에 제 1 금속 배선(117)을 형성한다. 전체 구조 상부에 제 4 층간 절연막(118)을 형성한 후 그 상부에 제 2 금속 배선(119)를 형성하고 패시베이션막(120)을 형성한다.
상기와 같은 기본 공정을 갖는 반도체 메모리 소자에서 캐패시터의 유전체막으로 기존에는 ONO막을 사용하였으나, 소자의 집적도가 증가하고 그에 따라 메모리 셀의 사이즈가 감소함에 따라 ONO 구조로는 소자에서 요구되는 캐패시턴스를 얻을 수 없어 BST와 같은 고유전 산화막이 채용되는 추세이다. BST를 유전체로 사용할 때 기존의 하부 전극으로 사용되는 폴리실리콘막은 고온에서 산화되어 유전율이 작은 산화막이 생성된다. 이러한 문제로 인해 폴리실리콘 플러그 구조를 형성한 다음 산소 확산 방지막을 형성한 후 하부 전극으로 Pt막를 채용하게 된다.
백금(Pt)은 FeRAM 소자 및 1G DRAM급 이상의 반도체 메모리 소자에서 전극 재료로 각광받고 있는 물질이다.
Pt를 FeRAM 및 DRAM의 하부 전극으로 사용할 경우 Pt와 하지층인 산화막 사이의 낮은 접합성으로 인하여 Pt막이 리프팅되어 소자의 제조가 어려워지기 때문에 Pt와 산화막 사이에 버퍼층을 형성하여 접합성을 향상시키고 있다. 기존에 버퍼층으로 주로 사용되는 Ti막, TiO2막 및 TiN막은 고온 공정에서 구조적 안정성이 저하되어 버퍼층으로서의 역할을 제대로 수행하지 못한다. 버퍼층이 분해되거나 부분적으로 얇아져 Pt막이 산화막과 접촉하면 Pt막의 접합성이 나빠지게 되어 하부 전극 제조 공정중 또는 하부 전극을 제조한 후 후속 공정에서 Pt막이 박리되어 소자를 제조할 수 없게 된다.
Pt 전극을 사용할 때 접합성보다 심각한 문제는 고온 공정에서 산소의 확산으로 인한 유전율이 낮은 산화막의 형성이다. 산소가 Pt막을 통하여 확산되어 Pt막 하부의 폴리실리콘막과 반응하게 되면 유전율이 낮은 산화막(SiO2)이 형성된다. 유전율이 낮은 산화막이 형성되면 캐패시턴스 값이 큰 캐패시터와 작은 캐패시터가 직렬로 연결된 회로가 형성되므로 외부에서 인가된 전압이 대부분 유전율이 낮은 산화막에 걸리게 된다. 이 경우 소자 동작에 필요한 캐피시턴스가 확보되지 못하는 문제점이 발생하게 된다.
또한, Pt 전극을 적용할 경우 파생되는 문제중의 하나는 Pt의 식각 프로파일이 수직적으로 형성되지 않고 경사지게 형성된다는 것이다. 경사가 생기면 하부 전극이 차지하는 면적이 증가하여 소자의 집적도 향상에 치명적인 문제가 있다.
한편, FeRAM에서 강유전체로 사용되는 SBT 및 PZT와 DRAM에서 고유전율 산화막으로 사용되는 BST는 650℃ 이상의 고온 공정을 거치므로 Pt 전극의 사용에 따른 산소의 확산의 매우 심각하고 시급히 해결해야 할 문제점이다.
따라서, 본 발명은 Pt를 하부 전극으로 사용할 때 발생되는 Pt막의 접합성 및 확산에 의한 산화막의 형성을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성한 후 상기 콘택홀을 폴리실리콘막으로 매립하는 단계와, 전체 구조 상부에 SrRuO3막 및 Pt막을 적층한 후 패터닝하여 하부 전극을 형성하는 단계와, 전체 구조 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 일반적인 DRAM 메모리 셀의 단면도.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 층간 절연막
23 : 폴리실리콘막 24 : SrRuO3막
25 : Pt막(하부 전극) 26 : 유전체막
27 : 상부 전극
본 발명에서는 SrRuO3막(SRO) 및 Pt막 적층 구조의 하부 전극을 제안한다. 이러한 구조의 하부 전극은 PZT 및 SBT등의 강유전체막을 유전체막으로 사용하는 FeRAM 및 BST를 유전체로 사용하는 1G DRAM 이상의 반도체 제조에 이용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 전술한 도 1에서 메모리 소자의 공정을 상세히 설명하였기 때문에 본 설명에서는 캐패시터를 제조하기 위한 개략적인 설명만을 하도록 한다.
도 2(a)를 참조하면, 소정의 하부 구조가 형성된 반도체 기판(21) 상부에 층간 절연막(22)을 형성하고, 층간 절연막(22)의 소정 영역을 식각하여 반도체 기판(21)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 폴리실리콘막(23)을 형성한다. 전체 구조 상부에 SrRuO3막(24) 및 Pt막(25)을 적층 형성한다. SrRuO3막(24) 및 Pt막(25)을 패터닝한다. SrRuO3막(24)은 50∼5000Å의 두께로 형성되며, 800℃ 이상의 고온에서도 안정한 구조를 형성하는 확산 장벽층으로, 산소의 확산을 방지할 수 있는 전도성 산화물이다. Pt막(25)은 하부 전극으로 사용되며, 이 대신에 하부 전극 재료로 Ir막, IrO2막, Ru막 및 RuO2막 등이 사용될 수 있다. 또한, 하부 전극으로 상기 막들을 2개 이상 연속 증착한 하이브리드(hybrid) 전극을 사용한다. 상기 SrRuO3막(24) 및 Pt막(25)을 패터닝하기 위해, 즉 확산 장벽층 및 하부 전극을 패터닝하기 위해 플라즈마 식각 공정을 실시한다. 플라즈마 식각 공정은 Cl2, BCl3, CF4, C2F6, CHF3, C3F8, C4F8, SF6, NF3가스를 단독으로 사용하거나 이들 가스를 2종 이상 혼합하여 실시한다. 또한, 이들 가스에 Ar, O2, N2, CO 가스를 첨가하여 플라즈마 식각 공정을 실시한다.
도 2(b)는 전체 구조 상부에 유전체막(26) 및 상부 전극(27)을 형성하여 캐패시터의 제조 공정을 완료한 상태의 단면도이다.
유전체막(26)으로는 산화물 유전체막 또는 산화물 강유전체막이 사용된다. 산화물 유전체막으로는 페로프스카이트(perovskite) 구조의 (Ba, Sr)TiO3막, BaTiO3막, SrTiO3막 및 Ta2O5막 등을 사용한다. 또한, 산화물 강유전체막으로는 페로프스카이트(perovskite) 구조의 Pb(Zr, Ti)O3막, (Pb, La)(Zr, Ti)O3막 또는 층을 이루고 있는 페로프스카이트(layered-perovskite) 구조의 BiSr2Ta2O9막, BiSr2(Ta, Nb)2O9막, Bi4Ti3O12막, (Bi, La)4Ti3O12막 등을 사용한다. 상부 전극(27)으로는 Pt막, Ir막, IrO2막, Ru막 및 RuO2막을 사용하며, 이들을 2개 이상 연속 증착한 하이브리드 전극을 사용한다.
상술한 바와 같이 본 발명에 의하면 FeRAM 및 DRAM 소자의 캐패시터 하부 전극으로 SrRuO3막 및 Pt막의 적층 구조를 적용하여 고온에서도 안정한 구조를 유지함으로써 소자의 신뢰성을 향상시킬 수 있다. 또한, Pt 전극을 단독으로 사용했을 때 보다 Pt막의 두께를 낮출 수 있어 Pt막 식각시 발생하는 기울어진 프로파일을 줄일 수 있어 집적도를 향상시킬 수 있다.

Claims (12)

  1. 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성한 후 상기 콘택홀을 폴리실리콘막으로 매립하는 단계와,
    전체 구조 상부에 SrRuO3막 및 Pt막을 적층한 후 패터닝하여 하부 전극을 형성하는 단계와,
    전체 구조 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 SrRuO3막은 50 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서, 상기 Pt막 대신에 Ir막, IrO2막, Ru막 및 RuO2막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항 및 제 3 항에 있어서, 상기 하부 전극은 상기 Pt막, Ir막, IrO2막, Ru막 및 RuO2막을 2개 이상 연속 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서, 상기 SrRuO3막 및 Pt막의 패터닝은 플라즈마 식각 공정에 의해 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서, 상기 플라즈마 식각 공정은 Cl2, BCl3, CF4, C2F6, CHF3, C3F8, C4F8, SF6, NF3가스를 단독으로 사용하거나 이들 가스를 2종 이상 혼합한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 5 항 및 제 6 항에 있어서, 상기 플라즈마 식각 공정은 Cl2, BCl3, CF4, C2F6, CHF3, C3F8, C4F8, SF6, NF3가스에 Ar, O2, N2, CO 가스를 첨가한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서, 상기 유전체막은 산화물 유전체막 또는 산화물 강유전체막이 사용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 8 항에 있어서, 상기 산화물 유전체막은 페로프스카이트 구조의 (Ba, Sr)TiO3막, BaTiO3막, SrTiO3막 및 Ta2O5막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 8 항에 있어서, 상기 산화물 강유전체막은 페로프스카이트 구조의 Pb(Zr, Ti)O3막, (Pb, La)(Zr, Ti)O3막 또는 층을 이루고 있는 페로프스카이트 구조의 BiSr2Ta2O9막, BiSr2(Ta, Nb)2O9막, Bi4Ti3O12막, (Bi, La)4Ti3O12막이 사용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 1 항에 있어서, 상기 상부 전극은 Pt막, Ir막, IrO2막, Ru막 및 RuO2막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 1 항에 있어서, 상기 상부 전극은 Pt막, Ir막, IrO2막, Ru막 및 RuO2막을 2개 이상 연속 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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