KR100337926B1 - 반도체소자의저장전극형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, DRAM(dynimic RAM) 및 강유전체 램(ferroelectric RAM)의 제조공정에서 캐패시터의 전극물질로 사용되는 이리듐(Ir)막의 식각 공정 시 감광막 패턴을 식각마스크로 Cl2Ar 혼합가스를 이용한 스퍼터링(sputtering) 식각공정을 사용하여 상기 Ir막을 식각하므로 상기 Ir막과 감광막 패턴의 식각면에 스퍼터링된 Ir을 재증착시켜 사이드월 펜스를 형성함으로써 표면적이 증가된 실린더형 저장전극을 형성하여 캐패시터의 정진용량을 증가시키고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체소자의 저장전극 형성방법
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로서, 특히 DRAM 및 FeRAM 소자의 제조공정에서 전극물질로 사용되는 이리듐(Ir)으로 실린더형 저장전극을 형성함으로써 저장전극의 표면적을 증가시켜 캐패시터의 정진용량을 증가시키고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide nitride oxide)막을 유전체막으로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서, C (εO X εr x A) T(여기서, εO은 진공 유전율(permitivity of vaccum), εr은 유전체막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전체막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
상기와 같이 유전상수가 높은 물질로는 BST((Ba1 xSrx)TiO3), Ta2O5등과 같은 고유전물질과 SBT(SrBi2Ta2O9), PZT(Pb(ZrTI1x)O3) 등과 같은 강유전물질이 있고, 상기 고유전물질과 강유전물질을 유전체막으로 사용하는 경우 소자동작에 필요한 정전용량을 확보하기 위하여 Ir, Pt등을 전극물질으로 사용한다.
그러나, 종래기술에 따른 반도체소자의 저장전극 형성방법은, 전극물질로 Ir막을 사용하는 경우 감광막 패턴을 식각마스크로 사용하여 상기 Ir막을 식각하여저장전극의 구조를 실린더형으로 형성하는 것이 불가능하였다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 감광막 패턴을 식각마스크로 사용하여 전극물질인 Ir막을 Cl2Ar 혼합가스를 이용하여 스퍼터링 식각 공정으로 식각하되 스퍼터링된 Ir을 상기 Ir막과 감광막 패턴의 측벽에 재증착시켜 사이드월 펜스를 형성하여 실린더형 저장전극을 형성함으로써 저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증대시키고, 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 저장전극 형성방법을 나타낸 공정 단면도.
도 2는 본 발명에 따른 반도체소자의 저장전극 형성방법에 의해 형성된 실린더형 저장전극의 사진도.
도면의 주요 부분에 대한 부호의 설명
1 : 하부 구조물 2: 층간절연막
3: 확산방지막 4: Ir막
5: 감광막 패턴 6: 사이드월 펜스
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,
반도체기판 상부의 저장전극 콘택이 구비된 층간절연막 상부에 확산방지막과 저장전극용 Ir막의 적층구조를 형성하는 공정과,
상기 Ir막 상부에 저장전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 Ir막을 Cl2/Ar혼합가스를 이용한 스퍼터링방법으로 식각함으로써, 상기 Ir막 및 감광막 패턴의 측벽에 스퍼터링된 Ir이 재증착되어 사이드월 펜스가 형성되도록 하는 공정과,
상기 감광막 패턴을 제기하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 저장전극 형성방법을 나타낸 공정 단면도이고, 도 2는 본 발명에 따른 반도체소자의 저장전극 형성방법에 의해 형성된 실린더형 저장전극의 사진도이다.
도 1a에서와 같이, 먼저 반도체기판(도시안됨)에 소자분리 산화막(도시안됨)을 형성하고, 게이트산화막(도시안됨), 게이트전극(도시안됨) 및 소오스 드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 포함한 하부 구조물(1)을 평탄화시킨 후, 상기 하부 구조물(1) 상부에 저장전극 콘택을 구비하는 층간절연막 (2)을 형성한다.
다음 상기 층간절연막(2) 상부에 확산방지막(3)을 형성한다. 상기 확산방지막(3)은 Ti TiN의 적층구조로 형성한다.
그 다음, 상기 확산방지막(3) 상부에 저장전극용 Ir막(4)을 형성한다.
그리고, 상기 Ir막(4) 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴(5)을 형성한다.
다음 도 1b에서와 같이, 상기 감광막 패턴(5)을 식각마스크로 상기 Ir막(4)을 스퍼터링방법으로 식각한다.
상기 식각공정은 1 ∼ 10mtorr의 압력하에서 50 ∼ 1000W의 파워(power)를 사용하고, 5 ∼ 20sccm 의 Cl2가스와 10 ∼ 1020sccm의 Ar가스를 포함하는 혼합가스를 사용하여 실시된다. 이때, 상기 혼합가스에 Hc. HBr가스를 추가로 첨가하여 식각 공정을 실시할 수도 있다.
상기 식각공정에 의해 도 2 에서와 같이, 상기 Ir막(4)과 감광막 패턴(5)의 측벽에 사이드월 펜스(6)가 원할하게 형성되도록 한다.
또한, 상기 식각공정은 0.1 ∼ 1MHz의 저주파 RF 파워를 사용하여 DC 셀프바이어스를 증가시켜 이온을 가속시킴으로써 사이드월 펜스(6)가 원활하게 형성되도록 한다.
그 후 도 1c에서와 같이, 상기 감광막 패턴(5)을 O2또는 O2/N2혼합가스를 사용하여 제거한다.
그리고, 제품명 ACT 또는 EKC용액을 사용하여 세정공정을 실시함으로써 상기 감광막 패턴(5)을 제거하는 공정시 발생한 폴리머를 제거한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, DRAM 및 FeRAM의 제조공정에서 캐패시터의 전극물질로 사용되는 Ir막의 식각 공정 시 감광막 패턴을 식각마스크로 Cl2/Ar 혼합가스를 이용한 스퍼터링(sputtering) 식각공정을 사용하여 상기 Ir막을 식각하므로 상기 Ir막과 감광막 패턴의 식각면에 스퍼터링된 Ir을 재증착시켜 사이드월 펜스를 형성함으로써 표면적이 증가된 실린더형 저장전극을 형성하여 캐패시터의 정전용량을 증가시키고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (7)

  1. 반도체기판 상부의 저장전극 콘택이 구비된 층간절연막 상부에 확산 방지막과 저장전극용 Ir막의 적층구조를 형성하는 공정과,
    상기 Ir막 상부에 저장전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 Ir막을 Cl2Ar혼합가스를 이용한 스퍼터링방법으로 식각함으로써, 상기 Ir막 및 감광막 패턴의 측벽에 스퍼터링된 Ir이 재증착되어 사이드월 펜스가 형성되도록 하는 공정과,
    상기 감광막 패턴을 제거하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
  2. 제 1 항에 있어서,
    상기 확산방지막은 Ti/TiN 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.
  3. 제 1 항에 있어서,
    상기 스퍼터링방법으로 식각하는 공정은 0.1 ∼ 1MHz의 저주파 RF 파워를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
  4. 제 1 항에 있어서,
    상기 스퍼터링방법으로 식각하는 공정은 1 ∼ 10mtorr의 압력하에서 50 ∼ 1000w의 파워를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
  5. 제 1 항에 있어서,
    상기 혼합가스는 5 ∼ 20sccm의 Cl2가스와 10 ∼ 100sccm의 Ar가스를 포함하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
  6. 제 1 항에 있어서,
    상기 혼합가스에 He 또는 HBr가스를 첨가하는 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
  7. 제 1 항에 있어서,
    상기 감광막 패턴을 제거하는 공정은 O2또는 O2/N2혼합가스를 사용하여 제거하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
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