KR20010064097A - 반도체 소자의 고유전체 캐패시터 형성방법 - Google Patents

반도체 소자의 고유전체 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 등의 강유전체 물질이나 탄탈륨산화막(Ta2O5), BST((Ba1-xSrx)TiO3) 등의 고유전체 물질을 캐패시터 유전체막으로 사용하는 반도체 소자의 고유전체 캐패시터 형성 공정에 관한 것이며, 고유전체 박막의 유전체 특성을 확보하면서, 하부전극용 확산방지막으로 사용되는 TiAlN의 열화에 따른 오믹 콘택 특성의 저하를 방지할 수 있는 반도체 소자의 고유전체 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 TiAlN 상에 비정질 또는 나노 크리스탈린(nano-crystalline) 구조를 가지는 TiSiN을 얇게 적층시켜, 후속 열공정시의 고온 산화분위기에서 TiAlN 표면에 알루미늄계 산화막이 형성되는 것을 방지하고, 나아가 보다 높은 온도에서 고유전체의 후속 열처리를 실시하여 고유전체의 특성을 확보할 수 있도록 한다. TiSiN은 TiAlN보다는 낮은 온도에서 산화되는 성질이 있지만, TiSiN의 산화에 의하여 형성되는 Ti-Si-O계 산화막이 전도성 산화막이기 때문에 TiAlN의 산화에 의해서 형성되는 비전도성 알루미늄계 산화막에 비해 오믹 콘택 특성 측면에서 유리하다. TiSiN은 비정질 또는 나노 크리스탈린 구조를 가지기 때문에 확산속도가 빠른 Al일지라도 TiSiN을 거쳐 산화성 분위기와 접촉할 가능성은 크게 줄어들게 된다. 한편, Ti-Si-O계 산화막은 임계 두께 이상에서는 비오믹 콘택 특성을 보이기 때문에 그 두께를 적절히 제어하는 것이 중요하며, TiSiN을 대신하여 TiN을 사용하는 경우에도 비슷한 효과를 얻을 수 있다.

Description

반도체 소자의 고유전체 캐패시터 형성방법{A method for forming high dielectrics capacitor in semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 등의 강유전체 물질이나 탄탈륨산화막(Ta2O5), BST((Ba1-xSrx)TiO3) 등의 고유전체 물질을 캐패시터 유전체막으로 사용하는 반도체 소자의 고유전체 캐패시터 형성 공정에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.
이러한 한계를 극복하기 위하여 초고집적 DRAM에는 탄탈륨산화막(Ta2O5), BST((Ba1-xSrx)TiO3) 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.
한편, 차세대 비휘발성 메모리 소자로 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 등의 강유전 물질이 사용되고 있다.
이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서,우수한 유전체 박막 특성을 확보하기 위해서는 상/하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.
현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상/하부 전극 재료로서 전극 특성이 우수한 백금(Pt), 이리듐(Ir) 등의 금속을 주로 사용하고 있다. 백금, 이리듐 등의 금속을 전극으로 사용하는 캐패시터를 형성하기 위해서는 후속 열공정시 금속 원소의 확산을 방지하고 산소의 침투에 의한 산화를 방지하기 위하여 TiN막을 사용하고 있다. 그러나, TiN은 고유전체(예컨대, BST)의 열처리시 550℃ 이상의 온도에서 거의 대부분 저유전율 산화막인 TiO2로 변화하기 때문에 캐패시터의 특성을 크게 열화시키는 문제점이 있다.
이러한 문제점을 극복하기 위하여 최근 도입되고 있는 확산방지막 중 하나가 TiAlN인데, TiAlN은 TiN과는 달리 550℃ 이상에서도 막 전체가 산화되지 않음은 물론 Ti와 Al의 조성에 따라 700℃ 이상의 고온에서도 TiAlN이 산화되지 않는 부분이 나타남이 보고되고 있다. 그러나, 이처럼 TiAlN이 부분적으로 산화될 경우, 상대적으로 확산속도가 빠른 Al이 표면으로 확산해 확산방지막 표면에 알루미늄계 산화막이 형성되는데, 이러한 알루미늄계 산화막은 막질이 매우 치밀하고 전기전도성이 매우 낮기 때문에 하부전극의 오믹 콘택(ohmic contact)을 불가능하게 만드는 문제점이 있다.
한편, 상기와 같은 문제점을 고려하여 고유전체 증착 후 실시하는 후속 열처리를 낮은 온도에서 실시하게 되면 유전체 특성을 제대로 나타내지 못하게 되는 문제점이 있다.
본 발명은 고유전체 박막의 유전체 특성을 확보하면서, 하부전극용 확산방지막으로 사용되는 TiAlN의 열화에 따른 오믹 콘택 특성의 저하를 방지할 수 있는 반도체 소자의 고유전체 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 고유전체 캐패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 하부층 11 : 층간절연막
12 : 폴리실리콘 플러그 13 : TiSix막
14 : Ti1-xAlxN막 15 : Ti1-xSixN막
16 : 하부전극 17 : 고유전체 박막
18 : 상부전극
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 고유전체 캐패시터 형성방법은, 소정의 하부층이 형성된 기판 상에 확산방지막으로 Ti1-xAlxN막을 형성하는 제1 단계; 상기 Ti1-xAlxN막 상에 Ti1-xSixN막을 형성하는 제2 단계; 상기 Ti1-xSixN막 상에 하부전극을 형성하는 제3 단계; 및 고유전체 박막 및 상부전극을 형성하는 제4 단계를 포함하여 이루어진다.
또한, 본 발명은 소정의 하부층이 형성된 기판 상에 확산방지막으로 50∼1000Å 두께의 Ti1-xAlxN막(X=0.05∼0.8)을 형성하는 제1 단계; 상기 Ti1-xAlxN막 상에 20∼300Å 두께의 TiN막을 형성하는 제2 단계; 상기 TiN막 상에 하부전극을 형성하는 제3 단계; 및 고유전체 박막 및 상부전극을 형성하는 제4 단계를 포함하여 이루어진다.
즉, 본 발명은 TiAlN 상에 비정질 또는 나노 크리스탈린(nano-crystalline) 구조를 가지는 TiSiN을 얇게 적층시켜, 후속 열공정시의 고온 산화분위기에서 TiAlN 표면에 알루미늄계 산화막이 형성되는 것을 방지하고, 나아가 보다 높은 온도에서 고유전체의 후속 열처리를 실시하여 고유전체의 특성을 확보할 수 있도록 한다. TiSiN은 TiAlN보다는 낮은 온도에서 산화되는 성질이 있지만, TiSiN의 산화에 의하여 형성되는 Ti-Si-O계 산화막이 전도성 산화막이기 때문에 TiAlN의 산화에 의해서 형성되는 비전도성 알루미늄계 산화막에 비해 오믹 콘택 특성 측면에서 유리하다. TiSiN은 비정질 또는 나노 크리스탈린 구조를 가지기 때문에 확산속도가 빠른 Al일지라도 TiSiN을 거쳐 산화성 분위기와 접촉할 가능성은 크게 줄어들게 된다. 한편, Ti-Si-O계 산화막은 임계 두께 이상에서는 비오믹 콘택 특성을 보이기 때문에 그 두께를 적절 제어하는 것이 중요하며, TiSiN을 대신하여 TiN을 사용하는 경우에도 비슷한 효과를 얻을 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 4는 본 발명의 일 실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 고유전체 캐패시터 제조 공정은, 우선 도 1에 도시된 바와 같이 소정의 공정을 마친 하부층(10) 상에 층간절연막(11)을 형성하고, 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(12) 및 TiSix막(13)을 형성한다. TiSix막(13)은 오믹 콘택을 위한 것으로, 50∼500Å 두께의 Ti를 증착하고 N2분위기에서 급속 열처리를 실시한 후 미반응 물질을 습식 제거하여 형성한다.
다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 확산방지막인 Ti1-xAlxN막(14)을 증착한다. Ti1-xAlxN막(14)은 화학기상증착법 또는 물리기상증착법을 사용하여 50∼1000Å 두께로 증착하며, X값을 0.05∼0.8의 범위로 조절한다. 또한, Ti1-xAlxN막(14) 증착후 산소 분위기(산소의 유량 0.1∼5SLPM)에서 급속 열처리(최고 승온 온도 350∼900℃)를 실시할 수 있는데, 승온(승온 속도(ramp-up rate) 20∼150℃/sec)시에만 산소를 플로우시켜 급속 열처리를 하거나, 승온시에는 산소를 플로우시키지 않고 승온 후 등온으로 유지(5∼200sec)시에만 산소를 플로우시키는 방법을 사용한다.
계속하여, 도 3에 도시된 바와 같이 Ti1-xAlxN막(14) 상에 비정질 또는 나노 크리스탈린 Ti1-xSixN막(15)을 증착한다. Ti1-xSixN막(15)은 화학기상증착법 또는 물리기상증착법을 사용하여 20∼300Å의 얇은 두께로 증착하며, X값을 0.02∼0.9의 범위로 조절한다. 특히, 물리기상증착법을 사용하는 경우에는 혼합물 타겟(composite target)을 적용한 스퍼터링법을 사용하며, 증착 온도는 0∼500℃로 한다.
이어서, 도 4에 도시된 바와 같이 Pt, Ru, Ir, Ru02, Ir02등의 금속을 증착하고 하부 전극 마스크를 사용한 사진 및 식각 공정을 통해 하부전극(16)을 형성하고, BST, Al203, Ta205, Ti02, SBT, PZT 등의 고유전체(강유전체 포함) 박막(17) 및상부전극(18)을 형성하여 캐패시터 형성 공정을 완료한다.
이때, 고유전체 박막(17) 증착후 실시되는 후속 열처리를 700℃ 이상의 고온으로 실시하더라도 Ti1-xAlxN막(14)의 열화는 발생하지 않는다. 이는 고온의 산화분위기에서 Ti1-xSixN막(15)이 산소가 Ti1-xAlxN막(14)까지 도달하는 것을 방지하기 때문이며, Ti1-xSixN막(15)의 표면에 산화막이 형성되더라도 Ti-Si-O계의 전도성 산화막이 형성되기 때문에 하부전극(16)과 오믹 콘택 특성을 유지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 폴리실리콘 플러그를 사용하는 구조를 일례로 들어 설명하였으나, 본 발명은 통상의 스택 구조를 사용하는 경우에도 적용될 수 있다.
예컨대, 전술한 실시예에서는 TiSiN을 사용하는 경우를 일례로 설명하였으나, 본 발명은 이를 TiN으로 대체하는 경우에도 적용된다.
본 발명은 차세대 고유전체 캐패시터의 하부전극용 확산방지막으로 사용되는TiAlN의 내산화성 및 오믹 콘택 특성을 개선하여 충분한 후속 열처리를 가능하게 하는 효과가 있으며, 이로 인하여 보다 안정된 캐패시터 특성을 확보하고 높은 캐패시턴스를 확보할 수 있는 효과가 있다.

Claims (8)

  1. 소정의 하부층이 형성된 기판 상에 확산방지막으로 Ti1-xAlxN막을 형성하는 제1 단계;
    상기 Ti1-xAlxN막 상에 Ti1-xSixN막을 형성하는 제2 단계;
    상기 Ti1-xSixN막 상에 하부전극을 형성하는 제3 단계; 및
    고유전체 박막 및 상부전극을 형성하는 제4 단계
    를 포함하여 이루어진 반도체 소자의 고유전체 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 제2 단계 수행 후,
    산소분위기에서 급속 열처리를 실시하는 제5 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 Ti1-xAlxN막의 알루미늄(Al)의 몰분율(X)이 0.05∼0.8인 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  4. 제2항 또는 제3항에 있어서,
    상기 Ti1-xSixN막이 비정질 또는 나노 크리스탈린 상인 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  5. 제4항에 있어서,
    상기 Ti1-xSixN막의 실리콘(Si)의 몰분율(X)이 0.02∼0.9인 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  6. 제2항 또는 제3항에 있어서,
    상기 Ti1-xAlxN막의 두께가 50∼1000Å인 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  7. 제6항에 있어서,
    상기 Ti1-xSixN막의 두께가 20∼300Å인 것을 특징으로 하는 반도체 소자의 고유전체 캐패시터 형성방법.
  8. 소정의 하부층이 형성된 기판 상에 확산방지막으로 50∼1000Å 두께의 Ti1-xAlxN막(X=0.05∼0.8)을 형성하는 제1 단계;
    상기 Ti1-xAlxN막 상에 20∼300Å 두께의 TiN막을 형성하는 제2 단계;
    상기 TiN막 상에 하부전극을 형성하는 제3 단계; 및
    고유전체 박막 및 상부전극을 형성하는 제4 단계
    를 포함하여 이루어진 반도체 소자의 고유전체 캐패시터 형성방법.
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