KR100798509B1 - 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극 - Google Patents

캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극 Download PDF

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Abstract

전극의 측벽 위에 절연체를 갖는 상부 백금 전극과 하부 전극을 포함하고, 하부 전극은 그 측벽상의 절연체에 비하여 오목하게 되는 제 1 전극 부분을 증착하고 제 2 절연체 부분을 증착하여 얻어지는 캐패시터 구조가 제공된다.

Description

캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극{CAPACITOR STACK STRUCTURE AND METHOD OF FABRICATING}
본 발명은 캐패시터에 관한 것으로, 더 상세하게는 스택(stack)으로된 캐패시터에 관한 것이다. 본 발명의 캐패시터는 고밀도의 동적 랜덤 액세스 메모리(dynamic random access memory:DRAM) 디바이스에 특히 적합하다. 본 발명의 캐패시터는 오목한(recessed) 전극 구조를 포함한다. 본 발명은 또한 본 발명의 캐패시터를 제조하는 방법에 관한 것이다.
캐패시터는 DRAM과 같은 집적회로 디바이스에 폭 넓게 사용된다. DRAM 디바이스가 더욱더 집적됨에 따라, 구획형성된 셀 영역내의 캐패시턴스를 증가시키고자 하는 다양한 접근방법이 제안되어왔다.
DRAM의 밀도는 지난 25년동안 매 3년을 주기로 4*만큼 증가해왔으며, 이러한 경향은 오늘날에도 계속되고 있다. 이러한 주목할 만한 밀도의 증가로 인해 리소그래피, 건식 패터닝 및 박막 증착 기술을 포함하는 다양한 기술 영역에서 진보를 이루었고 DRAM 구조에서의 발전은 결과적으로 셀을 효율적으로 이용하게 되었다.
DRAM 셀이 단일 트랜지스터와 캐패시터를 포함하고 각각의 캐패시터가 어레이에 있는 인접한 캐패시터와 분리되어야 하기 때문에, 단지 약간의 셀 영역이 캐패시터에 의해 점유될 수 있다.
1) 작은 측면 영역내에 큰 표면 영역을 제공하는 복잡한 전극 구조; 2) 보다 얇은 캐패시터 유전체; 및 3) 보다 높은 유전율 캐패시터 유전 재료를 사용함으로써 보다 높은 캐패시턴스 밀도를 얻을 수 있다. 일반적으로, 표면영역이 증가하게 되면 복잡도가 증가하게 되어 결과적으로 비용이 증가된다.
공통적으로 사용되는 실리콘 이산화물과 실리콘 질화물에는 그 자체의 요구 두께에 대한 제한때문에 고생을 하게 된다. 따라서, 최근 중요한 작업은 DRAM 캐패시터를 위한 높은 유전율 재료를 개발하는 것에 초점을 두었다. 지금까지 제조된 DRAM 칩은 우선적으로 도핑된 크리스탈 또는 다결정 실리콘으로 만들어진 두개의 전극 사이에 샌드위치형식으로 실리콘 이산화물 및 실리콘 질화물의 혼합물을 포함하는 얇은 유전체를 사용하는 캐패시터를 포함한다. 높은 유전율 재료를 DRAM 캐패시터에 사용함으로 인해 새로운 유전체 재료 뿐만 아니라 새로운 전극 및 장벽 재료가 필요하게 되었다. 미래의 DRAM용 유전체로써 유전율 범위가 200-350이고 특성 캐패시턴스가 125 fF/㎛2 을 초과하는 박막 바륨-스트론튬 티탄네이트 ((Ba,Sr)TiO3(BSTO))가 주창자로써 제안되었다.
더욱이, 높은 유전체 스택 캐패시터의 컨택 장벽은 차세대 DRAM에는 중요하다. 현재 사용되는 컨택 장벽은 TaSiN 장벽층이다.
스택 캐패시터의 전형적인 구조는 도 1에 도시되어 있으며, 1은 하부 백금 전극, 2는 다결정 실리콘과 같은 플러그(3)와 백금 전극(1) 사이에 있는 TaSiN 장벽층을 나타낸다. 유전체(4)는 Ba0.7/Sr0.3TiO3 (BSTO)를 포함한다. 상부 백금 전극(도시생략)이 하부 백금 전극과 BSTO층(4)위에 적층될 것이다.
그러나, 산소 분위기에서 실행되는 BSTO 증착동안, TaO 및/또는 SiO가 TaSiN층의 상부에 형성된다. 이것은 결과적으로 Pt와 TaSiN 사이의 저항층이 되고, 이것은 BSTO 재료보다 더 낮은 캐패시턴스를 갖는다. 거기에는 산소 확산이라는 두개의 소스가 존재하게 된다. 하나는 도 1에 도시된 6에서 측벽으로부터이고 다른 하나는 그레인(grain) Pt 그레인 경계에서 발생한다. 측벽 산소 확산은 오목한 장벽 구조를 형성함으로써 해결될 수 있지만, Pt 그레인 경계 문제는 아직 해결되지 못하고 있다.
본 발명은 전극을 통해서 산소 확산 문제를 해결한다. 본 발명은 전극의 그레인 경계를 저지하면서 측벽 확산을 막는 오목한 전극 구조를 제공한다.
더 상세하게, 본 발명은 상부 전극과 하부 전극을 포함하되, 절연체의 측벽 위에 상기 절연체에 비하여 오목하게 되는 제 1 전극 부분을 증착하고 제 2 전극 부분을 증착하여 하부 전극이 형성되고, 하부 전극의 제 2 전극 부분의 상부 및 측벽상에 유전체가 제공되며, 유전체 위에 상부 전극이 위치되는 캐패시터 구조에 관한 것이다.
본 발명은 또한 도전성 플러그 위에 위치된 상기에 개시된 캐패시터 구조 및 도전성 플러그와 캐패시터 구조 사이에 위치된 장벽층을 포함하는 반도체 구조에 관한 것이다.
본 발명은 또한 전극 컨택 라인 위에 위치된 상기에 개시된 캐패시터 구조 및 전극 컨택 라인과 접촉하는 도전성 플러그를 포함하는 반도체 구조에 관한 것이다.
본 발명은 또한 캐패시터 구조용 전극을 제조하는 방법에 관한 것이다. 상기 방법은 제 1 전극층을 표면상에 증착하는 단계,
제 1 전극층의 상부 위에 보호층을 증착하여 스택 구조를 형성하는 단계,
스택 구조를 패터닝하는 단계,
전기적 절연층을 증착하고 연마하여 스택 구조의 측벽상에 절연체를 제공하는 단계,
보호층을 에칭하여 제거하는 단계,
절연체에 비하여 상기 제 1 전극층을 오목하게 하는 단계,
제 1 전극층의 상부 위에 제 2 전극층을 증착하고 패터닝하는 단계,
제 2 전극층의 측벽 위에 그리고 상부 위에 유전체층을 증착하는 단계를 포함한다.
본 발명은 또한 상기에 개시된 공정으로 얻어지는 전극과 관련되어 있다.
본 발명의 다른 목적 및 이점은 다음에 이어지는 상세한 설명으로부터 당업 자에게는 쉽게 이해될 것이며, 본 발명을 실행하는 최상의 모드를 간단히 설명하는 방식으로 본 발명의 바람직한 실시예가 개시된다. 본 발명은 기타의 실시예를 통하여 실현될 수 있으며 본 발명으로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다. 따라서, 여기에 설명되는 것이 예시적으로 간주되어야 하며 본 발명을 제한하는 것은 아니다.
도 1은 전형적인 현재 제안되고 있는 스택 캐패시터를 개략적으로 도시한다.
도 2 내지 도 7은 다양한 제조 단계동안의 본 발명의 캐패시터를 개략적으로 도시한다.
도 8 내지 도 14는 다양한 제조 단계동안의 본 발명에 따른 다른 캐패시터 구조를 개략적으로 도시한다.
도 15는 본 발명에 따른 또 다른 구조를 개략적으로 도시한다.
도 16은 본 발명에 따른 또 다른 구조를 개략적으로 도시한다.
본 발명의 이해를 용이하게 하기 위해, 도면이 참조되며, 각각의 도면에서 동일한 참조부호는 동일한 또는 등가의 구조를 나타낸다.
도 2에서, 실리콘 이산화물과 같은 절연 재료(21)가 반도체 기판(20)상에 형성된다. 컨택 홀은 해당 분야에 공지된 포토리소그래피 기술에 의해 결정되는 바와 같이 절연 재료(21)를 통하여 선택적으로 에칭함으로써 형성된다. 컨택 홀의 내부는 기판상에 도핑된 다결정 실리콘 또는 WSix 같은 전도성 재료를 증착함으로써 채워지고 다음에 증착된 전도성 재료를 다시 에칭하여 전기 절연 재료(21) 위에 평평한 표면을 제공한다.
금속 질화물 또는 금속 실리콘 질화물과 같은 장벽층(23)이 절연층(21) 위에 증착된다. 장벽층의 예로는 TiN, TaN, TiAlN, TaAlN, 그 혼합물 및 바람직하게는 TaSiN을 포함한다. 물론, 원한다면, 층(23)은 복수의 상이한 층을 포함할 수 있다. TaSiN은 TaSi 타겟으로 Ar/N2에서 반응성 스퍼터링 또는 화학 기상 증착에 의해 증착될 수 있다. 장벽층(23)은 바람직하게 Ta 및/또는 Ti 실리사이드(silicide)와 같은 하부 실리사이드층 및 실리사이드층 위에 상기에 설명된 바와 같은 금속 질화물 또는 금속 실리콘 질화물을 포함하는 컨택 장벽층이다. 실리사이드층은 플러그(22)에 대한 전기적 컨택으로써 동작하고 질화물층은 전극 재료에 대한 장벽으로 동작한다. 장벽층(23)은 전형적으로 약 5 나노미터 내지 약 100 나노미터이고, 더 상세하게는 약 30 나노미터의 두께를 갖는다. 층(23)으로 복수의 층이 사용될 때, 그 총 두께는 전형적으로 상기 범위내에 있다. 예를 들면, 두개의 층이 사용될 때, 각각은 총 두께의 대략 절반의 비율을 차지하게 된다.
다음에, 제 1 전극층(24)이 스퍼터링 등에 의해 장벽층 위에 증착된다. 제 1 전극층(24)은 전형적으로 약 5 내지 약 200 나노미터이고 더 상세하게는 전형적으로 약 20 나노미터 내지 약 100 나노미터의 두께를 갖는다. 참조부호(27)은 백금층(24)을 통과하는 그레인 경계를 나타낸다. 적당한 전극재료의 예로는 Pt, Ir, Ru, Pd, IrO2 및 RuO2가 있다. 복수개의 상이한 전극층이, 원한다면, 사용될 수 있다. 바람직한 전극층(24)은 백금이거나 또는 하부에 Ir층과 상부에 IrO2층을 포함한다.
TiN과 같은 보호성 또는 하드 마스크층(25)이 스퍼터링 등에 의해 제 1 전극층(24) 위에 증착된다. 보호층(25)의 두께는 전형적으로 약 5 나노미터 내지 약 100 나노미터이고 더 상세하게는 약 10 나노미터 내지 약 30 나노미터이다.
도 3에 도시된 바와 같이, 장벽층(23), 제 1 전극층(24) 및 보호층(25)의 스택은 반응성 이온 에칭에 의해 패터닝되는데, 이때, 보호층(25)이 전극층(24)과 장벽층(23)에 대하여 하드 마스크 역할을 하게 된다. 에칭은 전형적으로 반응성 이온 에칭에 의해 실행된다.
도 4는 화학 기상 증착에 의해 실리콘 이산화물 및/또는 실리콘 질화물과 같은 절연층(26)을 증착하고 다음에 화학 기계적 연마(CMP)에 의해 평평한 구조를 제공하는 것을 도시한다.
도 5는 보호층(25)을 선택적으로 에칭하여 제거함으로써 얻어지는 본 발명에 따른 구조를 도시한다. 층(25)은 반응성 이온 에칭 또는 습식 화학 에칭에 의해 에칭될 수 있다. 보호층(25)을 선택적으로 에칭함으로써 결과적으로 절연층(26)에 비하여 제 1 전극층(24)이 오목하게 된다. 다시 말하면, 제 1 전극층(24)의 상부 표면이 절연층(26)의 상부에 비하여 오목하게 된다.
도 6에서는 제 2 전극층(28)이 증착되어 제 1 및 제 2 전극층(24, 28)을 포함하는 하부 전극이 완성된다. 참조부호(29)는 층(28)에 있는 그레인 경계를 나타낸다. 제 2 전극층(28)의 두께는 전형적으로 약 100 나노미터 내지 약 600 나노미터이고 더 상세하게는 약 250 나노미터 내지 약 350 나노미터이다.
층(24)에 있는 그레인 경계가 도 6에 개략적으로 도시된 바와 같이 층(28)에 있는 그레인 경계와 정렬되지 않기 때문에, 다수 단계의 전극 증착은 산소가 그레인 경계들을 통해 통과하도록 하기 위해, 보다 큰 거리를 생성하게 된다.
절연층(26)은 전극의 측벽을 통한 산소 확산을 방지한다. 부가하여, 유전체층(30)이 정합적으로 증착되어 층(28)의 상부와 측벽을 커버하게 된다. 유전체층(30)은 전형적으로 BSTO (BaSrTiO3), STO(SrTiO3), PZT(PbZrTiO3), BaTiO3, PbTiO3 또는 Bi4Ti3O2와 같은 높은 유전율 물질로 만들어지며, 바람직하게는 BSTO로 만들어진다. BSTO는 전형적으로 유기 금속 화학 증착법(metalorganic chemical vapor deposition:MOCVD)에 의해 증착된다. (Ba,Sr)TiO3의 필름은 전구체의 액화 전달을 사용하여 MOCVD에 의해 증착된다. Ba(thd)2(4-glyme), Sr(thd)2(4-glyme) 및 Ti(O-iPr)2(thd)2)는 전형적으로 유기 소스로 사용된다. 유전체층은 또한 강유전성 재료로 만들어 질 수 있다.
증착은 전형적으로 온도가 450-700℃ 범위에서 산소 환경에서 발생한다. 높은 유전율 유전체는 정합적으로 하부 전극을 코팅한다.
전도성 장벽층(23)은 플러그 재료로부터 전극을 분리하기 위해 사용되고 전극-플러그 중간확산 및 반응 방지를 도우며, 증착동안 플러그가 산소에 노출되는 것을 방지하고 플러그 재료(22)로부터 전극 재료(24)까지 전기적 접촉을 제공한다.
유전체층(30)의 두께는 전형적으로 약 5 나노미터 내지 약 100 나노미터이고, 더 상세하게는 약 10 나노미터 내지 약 50 나노미터이다.
도 7은 상부 전극(31)의 정합적 증착을 도시한다. 상부 전극층(31)의 두께는 전형적으로 약 30 나노미터 내지 약 200 나노미터이고, 더 상세하게는 약 50 나노미터 내지 약 100 나노미터이다.
하부 및 상부 전극 및 유사한 용어는 도전성 플러그 또는 도전성 플러그에 대하여 더 가까운 전극인 하부 전극을 갖는 유사한 구조와의 각각의 관계와 관련이 있다. 그러한 용어는 구조에 있는 전극층의 실제 방향을 나타내는 것을 아니다.
도 8 내지 도 13은 본 발명의 또 다른 실시예를 도시한다. 특히, 도 8에서, 실리콘 이산화물과 같은 절연 재료(21)가 반도체 기판(20)상에 형성된다. 컨택 홀이 해당 분야에서 공지된 포토리소그래피 기술에 의해 결정되는 바와 같이 선택적으로 에칭함으로써 절연 재료(21)를 통하여 형성된다. 컨택 홀의 내부는 기판상에 도핑된 다결정 실리콘 또는 WSix 같은 전도성 재료를 증착함으로써 채워지고 다음에 증착된 전도성 재료를 다시 에칭하여 전기 절연 재료(21) 위에 평평한 표면을 제공한다.
금속 질화물 또는 금속 실리콘 질화물과 같은 장벽층(23)이 절연층(21) 위에 증착된다. 장벽층의 예로는 TiN, TaN, TiAlN, TaAlN 및 바람직하게는 TaSiN을 포함 한다.
TaSiN은 TaSi 타겟으로 Ar/N2에서 반응성 스퍼터링 또는 화학 기상 증착에 의해 증착될 수 있다. 장벽층(23)의 두께는 전형적으로 약 5 나노미터 내지 약 100 나노미터이고, 더 상세하게는 약 30 나노미터이다.
다음에, 제 1 전극층(24)이 스퍼터링 등에 의해 장벽층 위에 증착된다. 제 1 전극층(24)의 두께는 전형적으로 약 5 내지 약 200 나노미터이고 더 상세하게는 전형적으로 약 20 나노미터 내지 약 100 나노미터이다. 참조부호(27)은 전극층(24)을 통과하는 그레인 경계를 나타낸다.
TiN과 같은 보호성 또는 하드 마스크층(25)이 물리 기상 증착 등에 의해 제 1 전극층(24) 위에 증착된다. 보호층(25)의 두께는 전형적으로 약 5 나노미터 내지 약 100 나노미터이고 더 상세하게는 약 10 나노미터 내지 약 30 나노미터이다.
도 9에 도시된 바와 같이, 장벽층(23), 제 1 전극층(24) 및 보호층(25)의 스택은 반응성 이온 에칭에 의해 패터닝되는데, 이때, 보호층(25)이 전극층(24)과 장벽층(23)에 대하여 하드 마스크 역할을 하게 된다.
도 10은 화학 기상 증착 등으로 실리콘 질화물(SiNx) 유전체층(32)을 정합적으로 증착하는 것을 도시한다. 실리콘 질화물의 두께는 전형적으로 약 20 나노미터 내지 약 60 나노미터이고, 더 상세하게는 약 30 나노미터 내지 약 50 나노미터이다. 실리콘 질화물은 산소 확산을 탁월하게 저지한다. 그러나, SiNx의 스트레스가 상당히 크고, 이것은 측벽에서 전극 물질과 SiNx 사이에 크랙(crack)의 원인이 되어 산소 확산 경로를 발생할 수 있다. 따라서, SiO2와 같은 유전체(26)로 채우기 전에 얇은 SiNx층을 사용하여 측벽을 커버한다. 이러한 방식으로, SiNx는 SiO2 증착동안 전극 재료와 SiO2 간의 반응과 다공질 SiO2로부터의 산소 확산 모두에 대하여 보호층 역할을 하게 된다.
도 11은 화학 기상 증착(CVD)에 의해 실리콘 이산화물과 같은 전기적 절연층(26)을 증착하고 다음에 화학 기계적 연마(CMP)에 의해 평평한 구조를 제공하는 것을 도시한다.
도 5는 보호층(25)과 SiNx층(32)의 상부를 선택적으로 에칭하여 제거함으로써 얻어지는 본 발명에 따른 구조를 도시한다. 층(32, 25)은 반응성 이온 에칭 또는 습식 화학 에칭에 의해 에칭될 수 있다.
보호층(25)의 상부 위에 있는 SiNx의 상부와 보호층(25)을 선택적으로 에칭함으로써 결과적으로 절연층(26)에 비하여 제 1 전극층(24)이 오목하게 된다. 다시 말하면, 제 1 전극층(25)의 상부 표면이 절연층(26)의 상부에 비하여 오목하게 된다.
도 13에서는 제 2 전극층(28)이 증착되고 패터닝되어 제 1 및 제 2 전극층(24, 28)을 포함하는 하부 전극이 완성된다. 참조부호(29)는 층(28)에 있는 그레인 경계를 나타낸다.
절연층(26)은 전극의 측벽을 통한 산소 확산을 방지한다. 부가하여, 유전체층(30)이 정합적으로 증착되어 층(28)의 상부와 측벽을 커버하게 된다. 유전체층(30)은 전형적으로 BSTO (BaSrTiO3), STO(SrTiO3), PZT(PbZrTiO3), BaTiO3, PbTiO3 또는 Bi4Ti3O2와 같은 높은 유전율 물질로 만들어지며, 바람직하게는 BSTO로 만들어진다. BSTO는 전형적으로 유기 금속 화학 증착법(MOCVD)에 의해 증착된다. (Ba,Sr)TiO3의 필름은 전구체의 액화 전달을 사용하여 MOCVD에 의해 증착된다. Ba(thd)2(4-glyme), Sr(thd)2(4-glyme) 및 Ti(O-iPr)2(thd)2)는 전형적으로 유기 소스로 사용된다. 유전체층(30)은 또한 강유전성 재료로 만들어 질 수 있다.
증착은 전형적으로 온도가 450-700℃ 범위인 산소 환경에서 발생한다. 높은 유전율 유전체는 정합적으로 하부 전극을 코팅한다.
전도성 장벽층(23)은 플러그 재료로부터 전극을 분리하기 위해 사용되고 전극-플러그 중간확산 및 반응 방지를 도우며, 증착동안 플러그가 산소에 노출되는 것을 방지하고 플러그에 전기적 접촉을 제공한다.
유전체층(30)의 두께는 전형적으로 약 5 나노미터 내지 약 100 나노미터이고, 더 상세하게는 약 10 나노미터 내지 약 50 나노미터이다.
도 14는 상부 전극(31)의 정합적 증착을 도시한다. 상부 전극층(31)의 두께는 전형적으로 약 30 나노미터 내지 약 200 나노미터이고, 더 상세하게는 약 50 나노미터 내지 약 100 나노미터이다.
도 15는 플러그 컨택과는 다른 곳에 위치되는 스택 캐패시터를 사용하는 본 발명의 또 다른 실시예를 도시한다. 특히, 도 15는 반도체 기판(20)상의 실리콘 이산화물과 같은 절연 재료(21)를 도시한다. 도핑된 다결정 실리콘 또는 WSix 같은 도전성 컨택 플러그(22). 전극 금속 라인 컨택(33)은 컨택 플러그(22)와 접촉하고 절연체(36)에 의해 보호된다. 장벽층(23)은 전극 라인 컨택(33)과 플러그(22) 사이에 위치된다. 캐패시터의 하부 전극은 라인(33)과 접촉하는 전극층(24)를 갖는 전극층(24, 28)을 포함한다. 하부 전극의 측벽은 절연층(26)에 의해 보호된다. 유전체층(30)은 층(28)의 상부와 측벽을 커버하고 상부 전극(31)을 분리한다. 33, 24, 28 및 31용의 전극 재료로는 상기에 개시된 전극 중의 어느 것일 수 있다.
산화 리지스턴스 때문에 백금 라인과 같은 전극 라인 리지스턴스가 Al 또는 Cu 라인 리지스턴스보다 높음에도 불구하고, 높은 유전체 스택 캐패시터와 같은 높은 산화가 요구되는 디바이스에 사용될 수 있다. 부가하여, 이 전극 라인은 스택 캐패시터가 플러그 컨택과는 다른 위치에 위치될 수 있는 통합 논리 디바이스에서 사용될 수 있다. 산소 확산 경로가 증가하기 때문에 산소가 장벽층에 도달하는 것이 작게 된다.
도 16은 본 발명에 따른 바람직한 구조의 개략도이다. 특히, 실리콘 이산화물과 같은 절연층(21)은 반도체 기판(20)상에 위치된다. 폴리 크리스탈 실리콘과 같은 도전성 플러그(22)가 제공된다. 장벽층은 TaSiN인 장벽(23b)와 TaSi인 컨택층(23a)을 포함하는 컨택 장벽층이다. 캐패시터의 하부 전극은 Ir층(24a)과 IrO2층(24b)을 포함하는 하부 재료와 백금인 상부 전극층(28)을 포함한다. 캐패시터의 상부 전극(31)은 백금을 포함한다. 유전체층(30)은 층(28)의 상부 및 측벽을 커버하고 상부 백금 전극(31)을 분리한다. 층(30)은 바람직하게 BSTO이다.
전술한 내용이 본 발명이다. 부가하여, 상기 설명이 본 발명의 바람직한 실시예를 단지 설명하였지만, 상기에 언급된 바와 같이 본 발명을 다양하게 조합, 수정하여 사용하는 것이 가능하며 관련 분야에 능숙한 당업자에는 본 발명의 사상 내에서 수정 및 변경이 가능하다는 것이 이해될 것이다. 상기에 설명된 실시예는 본 발명을 실행하는데 가장 적함한 모드를 설명하고자 했으며 그러한 또는 다른 실시예 및 특정 응용예의 요구사항에 부합되게 다양한 수정을 하여 이용할 수 있으며, 본 발명을 사용할 수 있다. 따라서, 여기에 개시된 설명이 본 발명을 제한하지는 않는다. 또한, 첨부된 청구범위가 대체 실시예를 포함할 수 있다.

Claims (37)

  1. 캐패시터 구조물에 있어서,
    장벽층(23), 상부 전극(31) 및 하부 전극(24, 28)을 포함하되,
    상기 하부 전극은 상기 장벽층에 접하는 하부 표면을 갖고, 그 측벽상의 절연체(26)에 대해 오목한 상부 표면을 갖는 제 1 전극 부분(24) 및 상기 제 1 전극 부분(24)의 상부 표면상에 배열되는 하부 표면을 갖는 제 2 전극 부분(28)을 포함하며, 상기 하부 전극(24)의 상기 제 2 전극 부분(28)의 측벽 및 상부상에 유전체층(30)이 제공되고, 상기 유전체(30) 위에 상기 상부 전극(31)이 위치되며, 상기 제 2 전극 부분(28)은 상기 제 1 전극 부분(24)의 물질과는 상이한 물질로 형성되는
    캐패시터 구조물.
  2. 제 1 항에 있어서,
    상기 하부 전극의 상기 제 1 전극 부분(24)의 측벽상의 상기 절연체(26)는 실리콘 이산화물을 포함하는
    캐패시터 구조물.
  3. 제 1 항에 있어서,
    상기 하부 전극의 상기 제 2 전극 부분(28)의 측벽상의 상기 유전체는 BaSrTiO3를 포함하는
    캐패시터 구조물.
  4. 제 1 항에 있어서,
    상기 하부 전극의 상기 제 1 전극 부분(24)의 두께는 약 5 나노미터 내지 약 200 나노미터인
    캐패시터 구조물.
  5. 제 4 항에 있어서,
    상기 하부 전극의 상기 제 2 전극 부분(28)의 두께는 약 100 나노미터 내지 약 600 나노미터인
    캐패시터 구조물.
  6. 제 1 항에 있어서,
    상기 하부 전극의 상기 제 2 전극 부분(28)의 측벽 및 상부상의 상기 유전체의 두께는 약 5 나노미터 내지 약 100 나노미터인
    캐패시터 구조물.
  7. 제 1 항에 있어서,
    상기 하부 전극의 상기 제 1 전극 부분의 측벽상의 상기 절연체는 실리콘 질화물을 포함하며, 상기 실리콘 질화물은 그 위의 실리콘 이산화물층 및 측벽에 접하는
    캐패시터 구조물.
  8. 제 7 항에 있어서,
    상기 실리콘 질화물의 두께는 약 20 나노미터 내지 약 60 나노미터인
    캐패시터 구조물.
  9. 제 1 항에 있어서,
    상기 하부 전극 및 상기 상부 전극은 개별적으로 Pt, Ir, Ru, Pd, IrO2 및 RuO2로 구성되는 그룹중에서 적어도 하나로부터 선택되는
    캐패시터 구조물.
  10. 제 1 항에 있어서,
    상기 하부 전극 및 상기 상부 전극은 Pt를 포함하는
    캐패시터 구조물.
  11. 제 1 항에 있어서,
    상기 하부 전극은 Ir층, IrO2층 및 Pt층을 포함하는
    캐패시터 구조물.
  12. 도전성 플러그 위에 위치되는 제 1 항의 캐패시터 구조물 및 상기 도전성 플러그와 상기 캐패시터 구조물 사이에 위치되는 장벽층을 포함하는
    반도체 구조물.
  13. 제 12 항에 있어서,
    상기 도전성 플러그는 도핑된 다결정 실리콘을 포함하는
    반도체 구조물.
  14. 제 9 항에 있어서,
    상기 장벽층은 TaSiN을 포함하는
    반도체 구조물.
  15. 도전성 플러그 위에 위치되는 제 7 항의 캐패시터 구조물 및 상기 도전성 플러그와 상기 캐패시터 구조물 사이에 위치되는 장벽층을 포함하는
    반도체 구조물.
  16. 제 15 항에 있어서,
    상기 도전성 플러그는 도핑된 다결정 실리콘을 포함하는
    반도체 구조물.
  17. 제 14 항에 있어서,
    상기 장벽층은 TaSiN을 포함하는
    반도체 구조물.
  18. 제 12 항에 있어서,
    상기 장벽층은 실리사이드의 하부 컨택층과 상부 장벽 질화물층을 포함하는
    반도체 구조물.
  19. 제 18 항에 있어서,
    상기 실리사이드는 Ta 실리사이드를 포함하고, 상기 질화물층은 TaSiN을 포함하는
    반도체 구조물.
  20. 전극 컨택 라인 위에 위치되는 제 1 항의 캐패시터 구조물, 상기 전극 컨택 라인과 전기적으로 접촉하는 도전성 플러그, 및 상기 플러그와 컨택 사이의 장벽층을 포함하는
    반도체 구조물.
  21. 제 20 항에 있어서,
    상기 도전성 플러그는 도핑된 다결정 실리콘을 포함하는
    반도체 구조물.
  22. 전극 컨택 라인 위에 위치되는 제 7 항의 캐패시터 구조물 및 상기 전극 컨택 라인과 접촉하는 도전성 플러그를 포함하는
    반도체 구조물.
  23. 제 22 항에 있어서,
    상기 도전성 플러그는 도핑된 다결정 실리콘을 포함하는
    반도체 구조물.
  24. 캐패시터 구조물용의 전극을 제조하는 방법에 있어서,
    제 1 전극층을 표면상에 증착하는 단계와,
    상기 제 1 전극층의 상부 위에 보호층을 증착하여 스택 구조를 형성하는 단계와,
    상기 스택 구조를 패터닝하는 단계와,
    전기적 절연층을 증착하고 연마하여 상기 스택 구조의 측벽상에 절연체를 제공하는 단계와,
    상기 보호층을 에칭하여 제거하는 단계와,
    상기 절연체에 대해 상기 제 1 전극층을 오목하게 하는 단계와,
    상기 제 1 전극층의 상부 위에 제 2 전극층을 증착하고 패터닝하는 단계와,
    상기 제 2 전극층의 상부 및 측벽상에 유전체층을 증착하는 단계를 포함하되,
    상기 제 2 전극층은 상기 제 1 전극층의 물질과는 상이한 물질로 형성되는
    캐패시터 구조물용 전극 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 전극층의 측벽상의 상기 절연체는 실리콘 이산화물을 포함하는
    캐패시터 구조물용 전극 제조 방법.
  26. 제 24 항에 있어서,
    상기 제 2 전극층의 측벽상의 상기 유전체는 BaSrTiO3를 포함하는
    캐패시터 구조물용 전극 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 1 전극층의 두께는 약 5 나노미터 내지 약 200 나노미터인
    캐패시터 구조물용 전극 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 2 전극층의 두께는 약 100 나노미터 내지 약 600 나노미터인
    캐패시터 구조물용 전극 제조 방법.
  29. 제 24 항에 있어서,
    상기 제 1 전극층의 측벽상의 절연체는 상기 측벽에 접하는 실리콘 질화물과 상기 실리콘 질화물 위의 실리콘 이산화물층을 포함하는
    캐패시터 구조물용 전극 제조 방법.
  30. 제 29 항에 있어서,
    상기 실리콘 질화물의 두께는 약 20 나노미터 내지 약 60 나노미터인
    캐패시터 구조물용 전극 제조 방법.
  31. 제 24 항에 있어서,
    상기 제 2 전극층의 상부 위의 유전체층 상부 위에 추가의 전극을 증착시키는 단계를 더 포함하는
    캐패시터 구조물용 전극 제조 방법.
  32. 제 24 항에 있어서,
    상기 표면은 장벽층인
    캐패시터 구조물용 전극 제조 방법.
  33. 제 32 항에 있어서,
    상기 장벽층은 TaSiN을 포함하는
    캐패시터 구조물용 전극 제조 방법.
  34. 제 24 항에 있어서,
    상기 표면은 전극 라인인
    캐패시터 구조물용 전극 제조 방법.
  35. 제 36 항에 있어서,
    상기 장벽층은 실리사이드의 하부 컨택층과 상부 장벽 질화물층을 포함하는
    캐패시터 구조물용 전극 제조 방법.
  36. 제 35 항에 있어서,
    상기 실리사이드는 Ta 실리사이드를 포함하고, 상기 질화물층은 TaSiN을 포함하는
    캐패시터 구조물용 전극 제조 방법.
  37. 제 24 항의 전극 제조 방법에 의해 제조된 전극.
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