TW523912B - Capacitor stack structure and method of fabricating - Google Patents

Description

523912 五、發明說明（1) 技術範疇

本發明係關於電容器；|§ 4主—M 十六哭 士次口 更特疋地說，係關於一種堆疊的

廷谷杰。本發明之雷交哭4主口丨、A A 且 J 記憶體(DRAM)裝置。本發明之；度動態隨機存取 構。本發明亦關於製造本發；：； = =陷的電極結 發明背景 電谷杰廣用於諸如動離隨換六 辦千妨-从* 軔心1現钱存取記憶體（DRAM)元件之積 月豆电路兀件。（k著DRAM元件更古痄砧效人 . 卞十-的,十灵问度地整合，為了增高經界 疋之兀胞（cell)區面內的帝六 . 丨 女如+此山 屯谷，各種解決途徑紛被提出。 有報告指出，過去2 5车內，^…^ 的宓声备-生η 動悲&機存取記憶體（DRAM) 勺山度母二年以4x因子在增高，此 的密度增高來自於各技術領蛣&、隹s另=7符、只此頒者 Μ · a u Λ 议術痛域的進展，包括平版印刷 ν 1 1 thography )、乾性右娩闰別/」 _ 可線圖型（dry Patterning)及簿膜 沉積；也由於DR AM有所孜* r… 叫风/辱腺 用。 頁所改良，而對元胞做更加有效地利 DRAM元胞既含單一個雷曰獅这+ 6 陆以七α你抑卞认1口電日日體及電容器，而每一電容器在 陣列中須與郴近的電容器隔離， 的一小部份。 則电谷裔只此佔兀胞面積 為獲致較高的密度，可#用；、.._ ^ 」便用1 )禝雜的電極結構，其在 併 ρ +的表面積’ 2)較薄的電容器介電 貝，以及3)較咼電容率之電容器介電材料。一般來說， 表面積增大會導匕欠複雜性增高，從而成本也提高。 普通所用的'一氧化石夕及新/f卜石々入+ μ / ^ ^ + /及鼠化石夕”電質受限於應有的厚 度。據此，近年來的重要工柞+ ‘ 垔要工作已集中在發展高電容率之材

第6頁 523912 五、發明說明（2) 料’供dram電容器之用。迄今製造的DRAM晶片所包含的.， 了薄介電質的電容器’其介電質係含二氧化石夕 二i化矽之混合物，夾於經摻雜的晶狀矽或多晶矽所製之 兩％極間。要在D R a Μ電容器内併入電容率之材料，不僅需 $的介電材料，也需新的電極及障壁材料。曾有人提出 、鋇〜鳃（Ba，Sr)Ti03(BST0)，號稱是未來肫八^介電質勺 先群倫的材料。 負 此外，對於未來世代的DRAM，高介電性之堆疊電容器 觸障壁具決定性。現今所用的接觸障壁為TaS丨N障壁 立圖1中顯示一堆疊的電容器的典型結構，其中}表示一 P鉑電極，2表不鉑電極i與插頭（piug)3之間的辛 ;(諸如多晶石夕）。介電質4杨〇7/〜山〇3(抓〇)。一上土 :鉑電極（未示出）將堆疊於下部鉑電極及BST〇層4上

，在BST〇沉積期間（係進行於氧環境中），TaSiN層的 的電及呈二或/1〇开》成。此造成一道介於PWTaSiN 兩個r於_材料的電容。0的擴散作用有 個末源，其一來自圖i中6所標示的側壁， 有 =之晶粒邊界(grain boundaries) ::由凹陷的障壁結構而解決…晶粒之邊界=:: 發明概述 本發明提出··氧擴散穿過電極此一問。 種凹陷的電極結構，其中斷電極的晶粒 二:月士提供- 叫¥也防止

第7頁 523912 五、發明說明（3) 側壁擴散。 更特定地說，本發明係關於一種含一頂部電極及一底部 電極之電容器結構，其中該底部電極之由來，係沉積一凹 陷於其側壁上的絕緣體之一第一電極部份，且沉積一第二 電極部份；且其中有介電質存在於底部電極之第二電極部 份的側壁及頂部上；且其中該頂部電極位在該介電質上 面。 本發明尚有一方面，係關於一種半導體結構，其包含以 上所披露之位在一導電插頭上面的電容器結構，以及一位 在該導電插頭與電容器結構之間的障壁層。 本發明還有一方面，係關於一種半導體結構，其包含以 上所彼露之位在一電極接觸線上面的電容器結構，以及一 接觸該電極接觸線的導電插頭。 本發明亦關於一種製造電容器電極的方法。該方法包含 沉積一第一電極層到一表面上； 在該第一電極層頂部上沉積一保護層，而形成一堆疊的 結構； 對該堆疊的結構做布線圖型； 沉積並研磨電絕緣體層，提供絕緣體於堆疊的結構之侧 壁上； 以蝕刻移除該保護層； 使第一電極層凹陷於該電絕緣體； 在第一電極層頂部上沉積一第二電極層，並對該第二電 極層做布線圖型；以及 _

523912 五、發明說明（4) _ 在第二電極層頂部 本發明之再另—方侧壁上沉積一介電質層。 電極。 糸關於由上揭示之方法所獲得之一 本發明尚有其他目的及 熟習此技藝者所明白，其二點’由以下詳細說明將輕易為 模式做簡單闡示，以此^ :係對實行本發明所涵蓋的最佳 實施例。如所將了解，工、而顯示並說明了本發明之較佳 其若干細節也能做各方面本务明旎有其他不同的實施例， 該說明本應視為闡示# 的。正而不脫離本發明。據此， J下〖生的，而非限制性的。 一 圖式概述 圖1為當今典型的堆疊電容器圖解。 圖2-7為依據本發明之一 ♦六如 解。 包谷杰在各製造階段中的圖 圖8-14為依據本發明之 解。 力 電谷為在各製造階段中的圖 圖15為依據本發明之另一結構的圖解。 圖1 6為依據本發明之另—結構的圖解。 完成本發明之最佳模式及各種模式： 為有助於了解本發明’以圖為參考，其中相同的號數在 不同的圖中係指相同或相當的結構。 在圖2中之半導體基材2〇上，形成一諸如二氧化矽之絕 、、彖材料21。依此技藝中所知的微影（ph〇t〇H th〇graphic) 技術做選擇性之蝕刻，而形成若干穿過絕緣材料21的接觸 孔。將一導電材料，像是經摻雜的多晶矽或WSh沉積於該

第9頁 523912 五、發明說明（5) ^ " --—- 結構上，然後回蝕所沉積的導電材料，而在電絕 卜遙咮一伞士〇主 4 u ’IT」丄 卞一表面，藉而使該等接觸孔内部充滿導電插頭 2 2 〇 、 在絕緣層21上沉積一諸如金屬氮化物或金屬氮化石夕 壁層23。障壁層之例如TiN、TaN ' TiAIN、TaAIN及彼等之 此。物，，以及較佳的TaS i N。當然，必要時障壁屑2 3可 含複數個相異之層。要達成TaSiN之沉積，可以化學墓氣 沉積法、，或者在Ar/N2中對TaSi標靶做反應性濺鍍。障、壁 層23且為一接觸障壁層，而含一底部矽化物層（諸如η ί = ，且在該矽化物層上面含有—金屬氮化物 或孟屬虱化矽（如以上所披露的）。該矽化物層係作 =插頭2 2的接觸點，該氮化物層則作用為障 壁。障壁層23典型地為約5奈米至約1〇。奈米厚材二= =^ Μ奈米。當障壁層23用到複數層，其總厚度並型地介 於上開數量。例如用兩層，每一層約為總厚度的二^地，' J次笛之類的技術，在障壁層上形成-第-電極 i為約4典型地為約5至約2⑽奈米厚，更典型

晶粒、蠢瓦Γ =至約1 〇〇奈米。號數27係圖示穿過銘層24的 曰^ > 1 。5適的電極材料例如P t、I r、Ru、Pd、f Q ^ ^。必要時’可用到複數個相異電的極層層。較p + 極層24為始，或者含底部ir層及一頂部叫層。^的电 以賤鍍之類的技術，在第一電極 硬的罩幕声2 τ· y , 日M上/儿積一保護的或 100/f严,(=Ν)。保護層25典型地為約5奈米至約 不未厗，更典型者為約1〇奈米至約3〇奈米。

第10頁 523912 五、發明說明（6) 田如圖3所不，障壁層23、第一電極層24與保護層託之堆 豐，：以反應性離子蝕刻來做布線圖型，其中保護層託係 f用為電極層24及障壁層23的硬罩幕。反應性離子蝕刻乃 是典型的飯刻技術。 s^闡不一諸如二氧化矽或氮化矽之絕緣體層2 6 ,以化 學蒸氣沉積，繼之以化學機械研磨（CMp)，而沉積為一 坦結構。 圖5闡不依據本發明之一結構，其保護層2 5已被選擇性 地，去。可以反應性離子蝕刻法或溼性化學蝕刻法，來將 保護層25蝕刻。選擇性地蝕刻保護層25，可致使第一 層24凹陷於絕緣體層26。亦即，第一電極層24的頂表面 陷於絕緣體層2 6的頂部。 在圖6中，沉積一第二電極層28，於是完成了包含第一 及第二電極層24及28之下部電極。號數29表示第二電極層 28中的晶粒邊界。第二電極層28典型地為約1〇〇奈米至⑽曰〇 奈米厚，更典型者約為約2 5 0奈米至約3 5 〇奈米。 以該多步驟之電極沉積，第一電極層24中的晶粒邊界如 圖6所示不會與第二電極層28中的調正，因而產生較大 距離供氧通過晶粒邊界。 、 絕緣體層2 6保護氧免於擴散穿過電極侧壁。另外，尚共 形地（conformally)沉積一介電質層3〇，以覆蓋第二電°極、 層2 8的頂部及侧壁。典型的介電質層3 〇為高介電常數之

料，諸如BSTO (BaSrTi03)、ST〇 (SrTi〇3)、PZT (PbZrTl〇3) 'BaTA 'PbTA 或 Bi4Tl3〇2，3 而以 BST〇 較佳。

523912 五、發明說明（7) BSTO之沉積，典型地係以金屬有機化學蒸氣沉積 (MOCVD)。以MOCVD，將前驅體（precurs〇rs)做液體運送， 可沉積（Ba，Sr)Ti03 膜。Ba(thd)2(4 —glyme)、Sr(thd)2 (41171^)及14(04?1〇2(1:}1(1)2一般係用為有機源。此介電 質層亦可為強誘電性材料。 ，型的沉積作用係發生於氧環境中，而在45〇一75〇它溫 J範圍内。該高電容率之介電質係共形地塗佈於底部電 ，電障壁層23係用來將電極與插頭材料隔離 極與插頭互相擴散和反庫·廿 避免包 於氱.且裎扯扞L ^ 濩插頭在此沉積期間不曝 :電ΐί3〇ϊ:Γ!22至電極材料24的電接觸。 電貝層30典型地為約5奈米 為約10奈米至約50奈米。 、力100不未厗，更典型者 圖7顯示上部電極31之共形沉 約30奈米至約2〇〇夺乎|^ 、上4電極31典型地為 米。 Μ更典型者為約5〇奈米至約100奈 在提及底部和頂部電極（及類 插頭（或類似用語）的關係係以底：::发其各自與導電 頭。此等用語並不是要用來暗示带較為接近導電插 圖8 -1 3闡示本發明之另一杂电°在一結構t的定向。 半導體基材20上，形成一諸。特別是’ 4圖8中之 此技勢中所知的微影技術做選擇^化石夕之絕緣材料21。依 過絕緣材料21的接觸孔。將— 之蝕刻，而形成若干穿 晶矽或WSlx沉積於該結 饴材料，像是經摻雜的多 …、、逄回蝕所沉積的導電材 523912 五'發明說明（8)

料，而在電絕緣材料2丨上提供一平坦表面，藉而使节 觸孔内部充滿導電插頭22 〇 A 在絕緣層21上沉積一諸如金屬氮化物或金屬氮化矽之障 壁層23。障壁層之例如TiN、TaN、TlMN、TaA1N，以二 佳的TaSiN。 要達成TaSiN之沉積，可以化學蒸氣沉積法，或者在 Ajt/N2中對TaSi標靶做反應性濺鍍。障壁層23典型地為約5 奈米至約1 0 0奈米厚，更典型者約為3 〇奈米。 其次，—以濺鍍之類的技術，在障壁層上形成一第一電極 層24。第一電極層24典型地為約5至約2 0 0奈米厚，更典型 ，為約20奈米至約100奈米。號數27係圖示穿過鉑層的 晶粒邊界。 以像疋物理洛氣沉積的方法 在第一電極層24上沉積 ^護的或硬的罩幕層25(諸如TlN)。保護層25典型地為約5 示米至約1 00奈米厚，更典型者為約i 〇奈米至約3〇夺米。 田如圖9所示’障壁層23、第一電極層24與保護層堆 ®，係以反應性離子蝕刻來做布線圖型，其中保護声託 作用為電極層24及障壁層23的硬罩幕。 ’、曰” 圖1 0闡不·以像疋化學蒸氣沉積的方法，丑一 氮化矽（S i N )介電皙屛q 9^ 办也/儿積 至糊人半11 It 矽層32典型地為約20奈米 示未厗，更典型者為約30奈米至約50奈米。氮化矽 對氧擴散有良好的阻斷性。缺而 ς - M /^ 致電極材料細x在側i上破、；的應力相當大，可 徑。因此，係使用-心;在=:氧擴散的路 X禮在填充介電質2 6 (諸如- 523912

，之前用來覆蓋側壁。以此方式，SiN』 一保護 =既防止氧從多孔Sl〇2擴散’也避免Si〇2沉積期間電極 材料與S i 02間的反應。 圖1 1闡不一啫如二氧化矽或氮化矽之電絕緣體層Μ，以 化學蒸氣沉積（CVD)，繼之以化學蒸氣沉積，繼之以化學 機械研磨（CMP)，而沉積為一平坦結構。 圖12闡示依據本發明之一結構，其^\層32頂部及保護 層25已被選擇性地蝕去。可以反應性離子蝕刻法或溼性化 學餘刻法，來將SiNx層32及保護層25蝕刻。

送擇性地钱刻S i Nx層3 2頂部（在保護層2 5頂部上）及保護 層25，可致使第一電極層24凹陷於絕緣體層26。亦即，第 一電極層2 4的頂表面凹陷於絕緣體層2 6的頂部。 在圖1 3中，沉積一第二電極層2 8，並做布線圖型，於是 元成了包含弟一及弟二電極層24及28之下部電極。號數29 表示第二電極層2 8中的晶粒邊界。 絕緣體層2 6保護氧免於擴散穿過電極侧壁。另外，尚丘 形地（conformally)沉積一介電質層30，以覆蓋第二電極 層28的頂部及側壁。介電質層30為高介電常數之材料，諸

如BSTTO (BaSrTi03)、ST0(SrTi03)、PZT(PbZrTi03)、 BaTi03、PbTi03 或 Bi4Ti 3 02，而以BST0 較佳。BST0 之沉積， 典型地係以金屬有機化學蒸氣沉積（MOCVD)。以MOCVD，將 前驅體做液體運送，可沉積（Ba，S〇Ti〇3膜。Ba(thd)2 (4-glyme)、Sr(thd)2(4-glyme)及Ti(〇-ipr)2(thd)2— 般 係用為有機源。此介電質層3 0亦可為強誘電性材料。

第14頁 523912 五、發明說明（10) 典型的沉積作用係發生於氧環境中，而在45〇_75〇。〇溫 度範圍内。該高電容率之介電質係共形地塗佈於底部電 才虽 θ 導電障壁層23係用來將電極與插頭材料隔離，以避免電 極與插頭互相擴散和反應；並保護插頭在此沉積期間不 於氧；且提供至插頭的電接觸。 6 介電質層30典型地為約5奈米至約1〇〇奈米厚，更此 為約10奈米至約50奈米。 〃 圖14顯示上部電極31之共形沉積。上部電極31典型地為 約30奈米至約2 0 0奈米厚，更典型者為約5〇奈米至約ι〇〇奈 米。 圖1 5閣示本發明另一使用堆疊電容器之實施例，豆中該 頭接觸點以外的位置。尤其，圖15閣示在 二2 9f 之一絕緣材料21，諸如二氧化矽。沉積 ^插頭22，諸如經摻雜的多晶石夕或wsi〆將一電極金 ，線接=點33與接觸插頭22做接觸，並 電極接觸點33與插賴之間。該^ 為的下部電極含電極層24另9 ^ ^ 桩勰4層以及28，而以電極層24與電極線33 覆蓋電極層28的頂部及側：、、巴、f=26保護。介電質層30 33、Μ、Μ 、側土 隔離上部電極31。用於 一種。 電極材料典型地可為前文所彼露的任何 雖然，諸如翻線之雷搞诗 線的電阻，其可W 1 ί ^其氧化電阻而有高於A1或Cu :而阿度氧化之元件，諸如高介電性之

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五、發明說明（11) 堆豐電谷裔。另外，此種電極線也能用於合併浐 (merger)之邏輯元件，其中堆疊電容器可位在^;員接觸點 以外的位置。而氧之擴散路徑既增大， 叮 .“、 障壁層。 〜虱殺不可能到達 圖1 6為依據本發明之一較佳結構的圖解。尤其，一“ 導體基板2 0上位了一諸如二氧化矽之絕緣層2丨。存在一， 如多晶矽之導電插頭2 2。障壁層為一接觸障壁層，人諸 接觸層23a&TaSlN障壁23b。該電容器之下曰部電極各 電㈣料（含ΐΓ層24^ΐΓ〇2層24b)m 一頂部鉬 電容器之上部電極31則含鉑。介電質層30覆蓋 ^ ΰ "的頂部及側壁，而隔離上部鉑電極31。介電質^ 3〇宜為BSTO。 ）丨也貝層 W面 示並說 用於其 圍内做 技藝中 '――^ -1·卜- 曰 他熟習 定應用 此，該 而且， 含替代 對本發 明本發 他各種 改變及 之技術 要解釋 此技藝 及使用 說明並 我們希 貫施例 明做了闡述及說明。且 明之實施例；而如上述 組合、修正及環境，並 修正（如本文所表達的） 及/或技巧或者知識。 我們所知的實作本發明 者就此專或其他實施 所需的各種修正，而對 不是要將本發明限定於 望將附錄之申請專利範 所披露的 ，應了解 能在本發 ，而相當 上文所述 之最佳模 例，以及 本發明加 本文所坡 圍中的項 内容僅係顯 本發明能t 明概念之範 於上述相關 之貫施例進 式’並使其 本發明之斗寺 以利用。據 露的形式。 目推論為包

523912 圖式簡單說明

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Claims (1)

1. 523912 案號 90110194 修正 六、申請專利範圍 1. 一種電容器結構 該底部電極之由來， 體之一第一電極部份 電質存在於底部電極 該頂部電極位在該介 2 .如申請專利範圍 極之第一電極部份的 3 .如申請專利範圍 極之第二電極部份的 4.如申請專利範圍 極之第一電極部份為 5 .如申請專利範圍 極之第二電極部份為 6 .如申請專利範圍 極之第二電極部份的 米至約1 0 0奈米厚。 7. 如申請專利範圍 極之第一電極部份的 的氮化矽，以及氮化 8. 如申請專利範圍 為約2 0奈米至約6 0奈 9 ·如申請專利範圍 極及頂部電極個別係 種· P t 、Ir ^ Ru 、Pd ，其包含一頂部電極及一底部電極， 係沉積一凹陷相對於其側壁上的絕緣 ，且沉積一第二電極部份；且其中介 之第二電極部份的側壁及頂部上，而 電質上面。 第1項之電容器結構，其中該底部電 側壁上所在的絕緣體包含二氧化矽。 第1項之電容器結構，其中該底部電 側壁上所在的介電質包含BaSrTi03。 第1項之電容器結構，其中該底部電 約5奈米至約200奈米厚。 第4項之電容器結構，其中該底部電 約1 0 0奈米至約6 0 0奈米厚。 第1項之電容器結構，其中該底部電 頂部及側壁上所在的介電質為約5奈 第1項之電容器結構，其中該底部電 側壁上所在的絕緣體包含接觸該側壁 矽上的二氧化矽層。 第7項之電容器結構，其中該氮化矽 米厚。 第1項之電容器結構，其中該底部電 由下列各物組成之群中選出至少一 、I r 02 及Ru02 〇

   O:\70\70641-910829.ptc 第18頁 523912 修正 案號 90110194 六、申請專利範圍 1 0.如申請專利範圍第1項之電容器結構，其中該底部電 極及頂部電極包含Pt。 11.如申請專利範圍第1項之電容器結構，其中該底部電 極包含一 Ir層、一Ir02層及一 Pt層。 1 2. —種半導體結構，其包含申請專利範圍第1項之電容 器結構，位在一導電插頭上面；且包含一障壁層，位在該 導電插頭與電容器結構之間。 1 3.如申請專利範圍第1 2項之半導體結構，其中該導電 插頭包含經摻雜的晶狀矽。 1 4.如申請專利範圍第1 2項之半導體結構，其中該障壁 層包含TaSiN 。 1 5 . —種半導體結構，其包含申請專利範圍第7項之電容 器結構，位在一導電插頭上面；且包含一障壁層，位在該 導電插頭與電容器結構之間。 1 6.如申請專利範圍第1 5項之半導體結構，其中該導電 插頭包含經摻雜的晶狀矽。 1 7.如申請專利範圍第1 5項之半導體結構，其中該障壁 層包含TaSiN 。 1 8.如申請專利範圍第1 2項之半導體結構，其中該障壁 層包含一底部碎化物接觸層及一頂部障壁氮化物層。 1 9.如申請專利範圍第1 8項之半導體結構，其中該矽化 物包含Ta矽化物，而該氮化物層包含TaS i N。 2 0. —種半導體結構，其包含申請專利範圍第1項之電容 器結構，位在一電極接觸線上面；且包含一導電插頭，與

   O:\70\70641-910829.ptc 第19頁 523912 修正 案號 90110194 六、申請專利範圍 該電極接觸線做電接觸；且包含一障壁層，介於該插.頭與 該接觸線之間。 2 1 .如申請專利範圍第2 0項之半導體結構，其中該導電 插頭包含經摻雜的晶狀矽。 2 2 . —種半導體結構，其包含申請專利範圍第7項之電容 器結構，位在一電極接觸線上面；且包含一導電插頭，與 該電極接觸線做接觸。 2 3 .如申請專利範圍第2 2項之半導體結構，其中該導電 插頭包含經摻雜的晶狀矽。 2 4. —種製造電容器結構所用的電極之方法，其包含： 沉積一第一電極層到一表面上； 在該第一電極層頂部上沉積一保護層，而形成一堆疊的 結構； 對該堆疊的結構做布線圖型； 沉積並研磨電絕緣體層，提供絕緣體於堆疊的結構之側 壁上； 以#刻移除該保護層； 使第一電極層凹陷於該電絕緣體； 在第一電極層頂部上沉積一第二電極層，並對該第二電 極層做布線圖型；以及 在第二電極層頂部上及側壁上沉積一介電質層。 2 5 .如申請專利範圍第2 4項之方法，其中該第一電極部 份的側壁上所在的絕緣體包含二氧化矽。 26.如申請專利範圍第24項之方法，其中該第二電極部

   O:\70\70641-910829.ptc 第20、頁 523912 案號 90110194 六、申請專利範圍 份的側壁上所在的介電質包含BaSrTi 2 7 .如申請專利範圍第2 4項之方法 份為約5奈米至約2 0 0奈米厚。 2 8 .如申請專利範圍第2 7項之方法 份為約1 0 0奈米至約6 0 0奈米厚。 2 9 .如申請專利範圍第2 4項之方法 份的側壁上所在的絕緣體包含接觸該 氮化矽上的二氧化矽層。 3 0 .如申請專利範圍第2 9項之方法 20奈米至約60奈米厚。 3 1 .如申請專利範圍第2 4項之方法 該第二電極層頂部上之介電質層的頂 才虽 ° 3 2 ,如申請專利範圍第2 4項之方法 壁層。 3 3 .如申請專利範圍第3 2項之方法 TaSiN。 3 4 .如申請專利範圍第2 4項之方法 極線。 3 5 .如申請專利範圍第3 2項之方法 一底部石夕化物接觸層及一頂部障壁氮 3 6 .如申請專利範圍第3 5項之方法 Ta石夕化物，而該氮化物層包含TaSiN 修正 〇3。 ，其中該第一電極部 ，其中該第二電極部 ，其中該第一電極部 側壁的氮化石夕，以及 ，其中該氮化矽為約 ，其進一步包含：在 部上，再沉積一電 ，其中該表面為一障 ，其中該障壁層包含 ，其中該表面為一電 ，其中該障壁層包含 化物層。 ，其中該石夕化物包含

   O:\70\70641-910829.ptc 第21頁