KR100218295B1 - 반도체 메모리셀 제조방법 - Google Patents
반도체 메모리셀 제조방법 Download PDFInfo
- Publication number
- KR100218295B1 KR100218295B1 KR1019950068658A KR19950068658A KR100218295B1 KR 100218295 B1 KR100218295 B1 KR 100218295B1 KR 1019950068658 A KR1019950068658 A KR 1019950068658A KR 19950068658 A KR19950068658 A KR 19950068658A KR 100218295 B1 KR100218295 B1 KR 100218295B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- forming
- region
- memory cell
- active region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 고집적도를 요하는 디램소자에 적합하도록 된 반도체 메모리셀 구조에 관한 것으로, 실리콘기판(21)과, 상기 기판(21)에 소정위치에 형성된 다수의 액티브영역ⓐ과, 상기 액티브영역ⓐ을 둘러싸고 있는 고립영역ⓘ과, 상기 기판(21)의 일정영역에 형성된 확산영역(41)과, 상기 기판(21)위에 형성된 제1절연층(24)과, 상기 제1절연층(24)에 형성된 콘택홀(25)과, 상기 콘택홀(25)에 채워져 증착된 비트라인(26)과, 상기 비트라인(26)상에 형성된 제2절연층(31)과, 상기 제2절연층(31)상에 형성된 콘택홀(32)과, 상기 콘택홀(32)에 채워져 증착된 폴리실리콘(33)과, 상기 폴리실리콘(33)에 증착된 캐패시터 유전체(34)와, 상기 유전체(34)에 증착된 폴리실리콘(35)으로 구성된 것이다.
Description
제1a, b도는 종래 캐패시터 언더 비트라인 구조의 반도체 메모리셀 구조를 나타낸 평면도 및 종단면도.
제2a,b도는 종래 캐패시터 오버 비트라인 구조의 반도체 메모리셀 구조를 나타낸 평면도 및 종단면도.
제3도 종래T자형 반도체 메모리셀 구조를 나타낸 평면도.
제4도는 본 발명에 따른 반도체 메모리셀의 평면도.
제5a, b, c도는 본 발명에 따른 반도체 메모리셀 구조의 제조과정을 나타낸 평면도.
제6도는 본 발명에 따른 반도체 메모리셀구조를 나타낸 종단면도.
제7a~l도는 본 발명에 따른 반도체 메모리셀의 제조공정을 나타낸 수순단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘기판 41 : 확산영역
24 : 제1절연층 25, 32 : 콘택홀
26 : 비트라인 31 : 제2절연층
33 : 폴리실리콘 34 : 캐패시터 유전체
본 발명은 반도체 메모리셀 제조방법에 관한 것으로, 특히 분해능의 한계를 극복할 수 있도록 된 라인패터닝방법을 사용하여 디램소자의 고집적화에 적합하도록 된 반도체 메모리셀 제조방법에 관한 것이다.
반도체 디램소자의 집적화가 거듭되면서 고집적화에 유리한 많은 종류의 셀어레이에 관한 레이아웃 및 그 구조가 제안되었다.
제1a,b도는 종래 반도체 디램 소자의 종단면도로서, 이에 도시한 바와 같이, 실리콘기판(1)상에 직사각형의 액티브영역(A) 어레이에 캐패시터를 형성하고 비트라인(2)을 그 후에 형성하는 캐패시터 언더 비트라인 구조(Capacitor Under Bity Line: 이하 CUB라 칭함)이다. CUB구조의 셀의 경우에는 캐패시터면적이 제한적이기 때문에 고집적 디램에서 기존과 동일한 캐패시턴스를 얻기 위하여 캐패시터의 단차를 높여야 한다. 따라서, 비트라인 콘택홀의 종횡비(Aspect ratio)가 크게 되었다. 이로인해 콘택홀의 전도층 필링(filling)과 라인 패터닝측면에서 많은 기술적 어려움이 발생하게 되었고, 고집적 디램의 셀구조로 적합하지 않게 되었다. 그러므로 16M 또는 64M 디램급 소자에서는 새로운 셀구조와 어레이를 요구하고 있다.
제2a,b도는 종래 또 다른 반도체디램소자의 셀구조 및 어레이에 관한 것으로, 미국특허 제 5,140,389호에 개시된 캐패시터 오버 비트라인(Capacitor Over Bit line : 이하 COB라 칭함 )구조를 나타낸 것이다. 이에 도시한 바와 같이, 비트라인(2)을 캐패시터 형성전에 만들고 그 비트라인(2)위의 영역조차 캐패시터면적을 확보하여 캐패시턴스를 높이고자 한 것이다. 이 구조에서는 비트라인(2)위에 캐패시터를 형성하고 비트라인(2)과 워드라인(3)이 크로스되게 하기 위하여 불가피하게 액티브패턴(A)을 대각선(diagonal)형태로 설계하였다. 따라서, 대각선형태의 액티브패턴(A)형성시 심한 패턴의 축소나 왜곡현상이 발생하여 액티브패턴(A)의 공간확보 및 정확한 패턴의 형성이 어렵게 되었다. 또한 높은 패킹밀도(packing density)를 얻을 수 없기 때문에 초 고집적 디램소자(256메가디램급)이상에서는 새로운 셀 구조 및 셀어레이를 요구하게 되었다.
제3도는 액티브 형태(A)를 T자형으로하여 비트라인(3)을 액티브를 따라 평행하게 위치시킨 셀 어레이방식이 있다. 그러나, T자형 셀은 비트라인콘택을 형성하기 위하여 연장시킨 소스/드레인영역의 정션(junction)캐패시턴스의 증가가 원인이 되어 소자의 동작 특성을 저하시키는 문제점을 가지고 있다. 즉, 비트라인 콘택홀의 접합영역이 증가하여 캐패시턴스가 크게 증가하는데 이 결과 데이터센싱 스피드의 저하와 노이즈 대책에 있어서 비효율적인 구조이다.
또 다른 예로 직사각형의 액티브모양을 갖으며 비트라인 연결을 위한 콘택을 셀트랜지스터의 소스/드레인영역에서 필드영역으로 돌출되는 별도의 폴리실리콘패드층을 만들어 형성함으로써(도시안됨) 비트라인이 노드 콘택위를 지나지 않고 액티브와 평행하게 필드영역위에 형성되도록 한 셀어레이방식이 있다. 그러나 이 방식은 별도의 패드콘택을 위한 콘택 마스크와 패드패턴을 형성하기 위한 패드마스크 그리고 그에 따른 폴리 실리콘의 증착공정 및 에치공정의 추가등으로 많은 공정상의 어려움을 갖고 있고, 또한 생산원가가 상승되는 문제점이 있다.
본 발명은 종래의 COB(Capacitor over Bit Line)구조를 갖는 셀어레이 즉, 다이아고날 액티브의 셀어레이, T자형 액티브를 갖는 셀어레이 그리고 직사각형형 액티브를 갖는 셀어레이의 문제점을 해결하고 초 고집적도를 요하는 256디램급 이상의 메모리소자에 유리하도록 반도체 메모리셀 제조방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따른 반도체 메모리셀 제조방법을 첨부도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 반도체 디램소자를 나타낸 평면도로서, 이에 도시한 바와 같이, 실리콘기판위의 직사각형의 다수개의 액티브(A)를 폴디드(folded)비트라인구조가 가능하도록 배열된 상태에서, 다수개의 워드라인(어드레스라인)(11)을 형성하고 워드라인(11)과 워드라인(11)사이의 액티브영역(A)과 다수개의 비트라인(12)이 연결될 수 있도록 비트라인(12)이 액티브 영역(A)으로 뻗쳐지도록 형성하였다. 그에 따라 인접하는 비트라인(12)과의 간격이 가까워지는 것을 피하기 위하여 비트라인(12)과 비트라인(12)간의 간격의 대략 1/2정도로 바로위에 지나는 비트라인(12)을 비트라인콘택을 위해 뻗쳐진 비트라인(12)을 전후에서 상방으로 절곡시켜 형성하였다.
이 배열이 규칙적으로 계속되며, 비트라인의 배열을 반대 방향으로 구성할 수도 있다.
본 발명의 반도체 메모리 셀구조를 구성하는데 핵심적인 사항은 비트라인의 배열에 있다. 본 발명의 반도체 메모리셀구조에서 비트라인(12)과 비트라인(12)의 최소간격은 액티브(A)와의 연결을 위한 비트라인(12)의 돌출패턴(즉, 비트라인 어드레스패턴)으로 인하여 예를 들어 256메가 디램에서 비트라인과 비트라인의 간격이 0.4㎛가 되면 본 발명의 셀어레이에서는 비트라인 콘택부의 돌출패턴으로 인하여 대략 0.2㎛이하의 간격을 갖는 라인패턴은 전자빔 조사방식이나 X-레이 조사방식에 의하여야 비트라인을 패턴을 형성할 수 있으므로 본 발명은 현재의 양산공정에서 일반적으로 사용되는 딥(Deep)UV기술이나 i-라인기술로 비트라인의 패터닝이 가능하게 하는 방법으로 반도체 메모리셀구조를 구성하였다. 참고부호 13,14는 비트라인 콘택홀과 노드콘택홀을 나타낸다.
제5a,b,c도는 본 발명에 따른 반도체 메모리셀 구조의 제조과정을 나타낸 평면도로서, 이에 도시한 바와 같이, 완성된 비트라인패턴을 만들기 위하여 c도는 액티브패턴(A)에 비트라인이 조합된 상태의 패턴이 형성된 모양을 나타내는데, 상기 c도는 a도와 b도의 과정을 거쳐서 완성된 것이다. 즉, 실리콘기판위의 직사각형의 다수개의 액티브(A)를 폴디드(folded)비트라인구조가 가능하도록 배열된 상태에서, 다수개의 워드라인(어드레스라인)(11)을 형성하고, a도에서는 상기 워드라인(11)과 워드라인(11)사이의 액티브영역(A)과 다수개의 비트라인(12)이 연결될 수 있도록 비트라인의 첫 번째 마스크의 패턴(15)을 형성하고, b도에서는 비트라인 콘택을 위한 비트라인의 첫 번째 패턴(15)과 조합되는 비트라인 주패턴(main pattern)(16)을 형성시켜서 이루어진다.
즉, 비트라인을 연결하기 위한 패턴(15)과 비트라인 자체 패턴(16)을 서로 다른 마스크에 구성하여 각각의 마스크를 서로 다른 순서에서 포토리소그래픽 작업으로 패터닝하여 패턴간 최소거리가 비트라인의 콘택을 위한 돌출패턴에 의하여 제한을 받지 않도록 한 것이다.
제6도는 본 발명에 따른 반도체 메모리셀구조를 나타낸 종단면도이고, 제7a도 내지 l도는 제4도의 반도체 메모리셀구조의 제조방법을 나타낸 도면으로서, 그 제조공정을 설명하면 다음과 같다.
먼저, 제7a도에 도시한 바와 같이 P형 실리콘 기판(21)위에 트랜지스터의 게이트전극(22)과 소스/드레인(23)을 형성시킨다.
그리고, 제7b도에 도시한 바와 같이 상기 P형 실리콘 기판(21)위에 제1절연막(24)으로 CVD 산화막(SiO2)필름을 4000Å 두께로 코팅한다.
그리고, 제7c도에 도시한 바와 같이 메모리셀의 패스 트랜지스터가 되는 트랜지스터의 비트라인을 연결시키기 위한 콘택홀(25)을 실리콘 기판이 노출되도록 사진식각공정에 의해 형성시킨다.
그리고, 제7d도에 도시한 바와 같이 n형 도핑된 폴리실리콘 필름(26)을 LPCVD방식으로 4000Å두께로 증착하고, 이어 비트라인의 전도성을 향상시키기 위하여 상기 폴리실리콘필름(26)위에 CVD텅스텐 실리사이드 필름(27)을 1000Å두께로 증착하고, 이어 비트라인의 돌출부가 되는 1차 비트라인 패턴 형성시 에칭 마스크가 될 물질로 플라즈마 실리콘 질화막(Si3N4)(28)을 약 500-1000Å 두께로 증착한다. 이때 실리콘 질화막 대신에 텅스텐 실리사이드나 폴리실리콘 또는 다른 임의의 물질을 사용할 수도 있다.
그리고, 제7e도에 도시한 바와 같이 비트라인의 돌출부가 될 패턴이 있는 제1비트라인 마스크를 이용하여 제1비트라인 포토레지스트층(29)을 형성한다.
그리고, 제7f도에 도시한 바와 같이 텅스텐 실리사이드가 노출되도록, 노출된 플라즈마 실리콘 질화막(28)을 에칭하여 제거하고, 포토레지스트층을 제거한다.
그리고, 제7g도에 도시한 바와 같이 포토레지스트층(30)을 코팅한다.
그리고, 제7h도에 도시한 바와 같이 포토리소그래피방식으로 제2비트라인의 패턴을 형성한다.
그리고, 제7i도에 도시한 바와 같이 플라즈마 실리콘 질화막(28)과 포토레지스트층(30)을 마스크층으로 하여 노출된 텅스텐실리사이드층(27)과, 폴리실리콘층(26)을 단계적으로 에칭하여 제거한다. 이때, 최종 비트라인이 형성된다.
그리고, 제7j도에 도시한 바와 같이 포토레지스트층(30)과 플라즈마 실리콘질화막(28)을 제거하고, 제2차 절연막으로 CVD산화막(SiO2)필름(31)을 3000Å두께로 코팅하는 단계, 그리고, 제7k도에 도시한 바와 같이 노드 콘택홀(32)을 형성한다.
그리고, 제7l도에 도시한 바와 같이 노드 전극으로 폴리실리콘(33)을 증착하고, 이어 노드패턴을 한정(define)하고, 캐패시터 유전체(dielectiric)(34)을 형성하고, 플레이트전극이 되는 폴리실리콘(35)을 증착한다. 이에 따라 본 발명에 따른 메모리셀이 완성된다. 이후 단계은 일반적인 반도체 제조단계에 입각하여 진행된다.
상기한 바와 같은 본 발명에 따른 반도체 메모리셀 제조방법에 의하면 직사각형의 액티브영역을 채택하여 패키징밀도를 높이고 아울러 액티브 패턴형성을 용이하게 하는 효과가 있고, 액티브영역의 모서리를 최소화하여 결정결함의 발생가능성을 낮추게 되므로, 소자특성 및 신뢰성을 향상시키는 효과가 있으며, 또한 종래 기술의 경우에는 노광장비의 분해능에 대한 한계내에서 패터닝을 하였으나, 본 발명을 적용함에 따라 인접패턴을 서로 다른 마스크에 형성하여 순차적으로 패터닝할 수 있게 되므로, 노광장비의 분해능에 대한 한계를 극복하여 메모리셀의 집적도를 크게 향상시킬 수 있는 효과가 있다.
Claims (7)
- 반도체기판에 액티브 영역과 소자격리영역을 형성하는 공정과; 상기 반도체 기판 상에 트랜지스터의 게이트전극이 되는 복수의 워드라인을 형성하는 공정과; 상기 워드라인의 양측 액티브 영역에 제1 및 제2 확산영역을 형성하는 공정과; 상기 반도체기판상의 전체구조위에 제1절연막을 형성하는 공정과; 상기 제1확산영역의 소정부위를 노출하도록 상기 제1절연막을 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함한 제1절연막 상면에 도핑된 폴리실리콘층을 형성하는 공정과; 상기 도핑된 폴리실리콘층 상에 도전막을 형성하는 공정과; 상기 도전막 위에 제2절연막을 형성하는 공정과; 상기 액티브영역과 오버랩(overlap)하는 위치의 소정부위에만 상기 제2절연막을 남기고, 상기 도전막을 노출시키도록 패드형의 제1비트라인 패턴의 마스크를 이용하여 상기 제2절연막을 패터닝하는 공정과; 상기 노출된 도전막 및 도전막 하부의 상기 도핑된 폴리실리콘층을 물결형상의 제2비트라인 패턴을 이용하여 패터닝함으로써 비트라인을 형성하는 공정과; 상기 제2절연막을 제거하여 비트라인 굴곡부를 형성하는 공정과; 상기 반도체기판상의 전체구조위에 제3절연막을 형성하는 공정과; 상기 제2확산영역의 소정부분을 노출시키도록 전극콘택홀을 형성하는 공정과; 상기 전극콘택홀을 통해 상기 제2확산영역과 연결되는 커패시터의 하부전극을 형성하는 공정과; 상기 커패시터의 하부전극위에 커패시터의 유전체를 형성하는 공정과; 상기 커패시터의 유전체위에 커패시터의 상부전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제9항에 있어서, 상기 도전막으로는 텅스텐 실리사이드막을 형성하는 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제9항에 있어서, 상기 제2절연막은 상기 도전막과 식각선택비가 우수한 재료를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제9항에 있어서, 상기 비트라인은 액티브영역을 둘러싸는 고립영역 위에서 액티브영역 이격간격의 1/4∼2/3부분에서 규칙적으로 절곡되어 액티브영역과 오버랩되도록 형성한 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제12항에 있어서, 상기 비트라인의 절곡부분은 액티브영역 이격간격의 1/2부분에 형성한 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제9항에 있어서, 상기 제1,제2비트라인 패턴은 제1확산영역에 접촉되는 패드형태의 패턴과, 상기 패드형태의 패턴 상에 물결모양의 패턴으로 형성하는 것을 특징으로 하는 반도체 메모리셀 제조방법.
- 제9항 또는 제12항에 있어서, 상기 비트라인은 액티브영역에 평행하게 고립영역 위에 형성되고, 상기 비트라인의 일부는 절곡되어 상기 액티브영역과의 콘택을 위하여 액티브영역상에 오버랩되도록 형성한 것을 특징으로 하는 반도체 메모리셀 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068658A KR100218295B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 메모리셀 제조방법 |
| JP8351614A JP2841058B2 (ja) | 1995-12-30 | 1996-12-27 | 半導体メモリ素子のメモリセル構造及びメモリセル製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068658A KR100218295B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 메모리셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054143A KR970054143A (ko) | 1997-07-31 |
| KR100218295B1 true KR100218295B1 (ko) | 1999-09-01 |
Family
ID=19448170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950068658A KR100218295B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 메모리셀 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2841058B2 (ko) |
| KR (1) | KR100218295B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728951B1 (ko) * | 2004-07-01 | 2007-06-15 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685187A (ja) * | 1992-09-07 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| JP3355511B2 (ja) * | 1995-02-28 | 2002-12-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-12-30 KR KR1019950068658A patent/KR100218295B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8351614A patent/JP2841058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054143A (ko) | 1997-07-31 |
| JP2841058B2 (ja) | 1998-12-24 |
| JPH09199691A (ja) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7273780B2 (en) | Semiconductor device having box-shaped cylindrical storage nodes and fabrication method thereof | |
| US6410948B1 (en) | Memory cell arrays comprising intersecting slanted portions | |
| JP4536314B2 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| US7259065B2 (en) | Method of forming trench in semiconductor device | |
| KR20030089079A (ko) | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 및이에 의한 스토리지 전극 | |
| US5897350A (en) | Memory cell structure for semiconductor memory device and fabricating method thereof | |
| KR20020066138A (ko) | 디램 셀 및 그 제조방법 | |
| CN110707044B (zh) | 形成半导体装置布局的方法 | |
| KR100218295B1 (ko) | 반도체 메모리셀 제조방법 | |
| JPH04346470A (ja) | 半導体メモリー装置 | |
| JPH0888335A (ja) | 半導体記憶装置 | |
| JP2023517007A (ja) | メモリの形成方法及びメモリ | |
| KR100258576B1 (ko) | 반도체 장치의 마이크로 콘택 형성 방법 | |
| KR100271786B1 (ko) | 반도체 장치의 캐패시터 전극 제조 방법 | |
| US6468876B2 (en) | Simple stack cell capacitor formation | |
| KR100330716B1 (ko) | 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조 | |
| KR970011157B1 (ko) | 패드 전극을 갖는 반도체 장치 및 이의 형성방법 | |
| KR100486231B1 (ko) | 반도체장치의실린더형하부전극구조를가지는커패시터형성방법 | |
| KR970010680B1 (ko) | 반도체장치 제조방법 | |
| JP3165693B2 (ja) | スタックトキャパシタ型ｄｒａｍ | |
| KR100209708B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100195837B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
| KR100236067B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR0156142B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR0168340B1 (ko) | 반도체 장치의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080527 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |