CN1393906A - 制作动态随机存取存储器的下层存储结的方法 - Google Patents

Abstract

一种在半导体晶片上制作动态随机存取存储器下层存储结的方法，该半导体晶片包括基板、薄膜层和光致抗蚀剂层。本发明对薄膜层上的光致抗蚀剂层进行两次曝光，第一次曝光形成多条彼此平行的第一曝光区，第二次曝光形成棋盘交错的第二曝光区，再进行显影，除去第一及第二曝光区的光致抗蚀剂层，在薄膜层表面形成阵列状光致抗蚀剂，以此为掩模刻蚀薄膜层。刻蚀后可形成阵列分布的薄膜，用来作为DRAM的下层存储结。

Description

制作动态随机存取存储器的下层存储结的方法

本发明提供一种制作DRAM的下层存储结的方法，具体是一种避免因光学邻近效应而使图案发生变形的制作DRAM下层存储结的方法。

光刻(photolithography)是半导体工艺中最重要的一个步骤，它可将集成电路(integrated circuits)的布局(layout)图案顺利地转移到半导体晶片上。晶圆厂为了在半导体晶片上形成一设计好的集成电路，必须先制作一个光罩(掩模母版)并在光罩上形成一个设计好的图案，再借助显影工艺将光罩上的图案按一定比例转移(transfer)到该半导体晶片表面的光致抗蚀剂层上。

随着集成电路的复杂程度和集成度(integration)的不断提高，光照上的图案也被设计得越来越小。然而在进行图案转移时，由于曝光(exposure)工艺所能制作出的图案的临界尺寸(critical dimension，CD)会受限于曝光机(optical exposure tool)的分辨率极限，因此在对于这些高密度排列的光罩图案极限曝光工艺以形成光致抗蚀剂图案时，便非常容易产生光学邻近效应(optical proximity effect)，使形成于光致抗蚀剂层上的图案的转角处(corner)将会因为过曝(overexpose)或是欠曝(underexpose)而造成分辨率降低(resolution loss)，进而导致所设计图案的尺寸的缩小化，使得光罩上的图案与光致抗蚀剂层上的图案不一致或是发生转角圆化效应(corner roundingeffect)，最后造成光致抗蚀剂层上的图案与原始设计尺寸相去甚远。

参考图1至图3，图1至图3是现有光刻工艺的示意图。该光刻工艺用来在一个半导体晶片10上构图一动态随机存取存储器(dynamic randomaccess memory，DRAM)的电容下层存储结(storage node)的尺寸与位置。如图1所示，半导体晶片10包括有一个硅基板12，一个由硅氧化合物所构成的绝缘层13设置在硅基板12的表面，多个由掺杂多晶硅(dope poly silicon)所构成的接触结14(node contact)设置在绝缘层13中，一个用来形成该下层存储结的多晶硅或非晶硅层16设置在绝缘层13的表面上并覆盖在各接触结14上，以及一个光致抗蚀剂层18涂覆在整个半导体晶片10的表面。

其中，光致抗蚀剂层18可由一正型光致抗蚀剂(positive photo-resist)或负型(negative)光致抗蚀剂所构成。当光致抗蚀剂层18由一正型光致抗蚀剂形成时，在进行光化学变化(photo-chemical transformation)的曝光过程中，光束会穿过一光罩图案照射到半导体晶片10表面的光致抗蚀剂层18上，使未被该光束所照射的光致抗蚀剂层18在后续的显影与清洗工艺中能保留下来，使光致抗蚀剂层18上形成一个与光罩图案相同的硬掩模(hardmask)。反之，如果光致抗蚀剂层18由一负型光致抗蚀剂剂形成，则未被该光源所照射的光致抗蚀剂层18会在后续的显影和清洗工艺中被清除，形成与光罩图案互补(complementary)的硬掩模。在下述现有技术和本发明的实施例中，半导体晶片10表面的光致抗蚀剂层18均用一正型光致抗蚀剂为例来作说明。

如图2所示，现有技术在进行光刻工艺前，先根据一设计好的集成电路图案来制作一个光罩20，光罩20包括有一个透明的玻璃或石英基板22，以及多个以矩阵方式排列的不透明铬图案24设置在透明基板22的表面。完成光罩20的制作后，以光罩20对半导体晶片进行一曝光工艺，然后将曝光后的半导体晶片10放置在一显影液中，以进行一显影工艺。如图3所示，在显影工艺之后，半导体晶片10必须再进行数次的清洗工艺，以除去显影液与被溶解的正型光致抗蚀剂，而在半导体晶片10表面留下一组光致抗蚀剂图案26。如图4所示，随后进行一刻蚀工艺，以光致抗蚀剂图案26作为硬掩模垂直向下除去未被光致抗蚀剂图案26覆盖的非晶硅层16直到绝缘层13的表面，形成了动态随机存取存储器的电容的下层存储结30的轮廓。

然而在上述的光刻工艺中，光学近邻效应会造成半导体晶片10上每一个独立的(isolated)光致抗蚀剂图案26发生转角圆形化的现象，也即光致抗蚀剂图案26的四个顶角显现为一圆角而非原来设计的直角。这是因为在曝光的工艺中，虽然光源的照射能量相同，但是光致抗蚀剂层18上各部位得到的照射能量却不尽相同。所以在半导体晶片10上光致抗蚀剂图案26的转角处将会因为得到过多的照射能量，即过曝，造成光致抗蚀剂图案26的转角处形成圆形的轮廓。甚至产生更严重的光学近邻效应，将使得光致抗蚀剂图案26的尺寸缩小，光致抗蚀剂图案26的尺寸小于原来的设计尺寸而呈现如岛屿一样的形状。因为光致抗蚀剂图案26的尺寸小于原始的设计图案(图3中以虚线表示的图案)，使得后续形成的电容下层存储结30的尺寸小于原先的设计尺寸，进而降低了电容下层存储结30所能存储的电量，影响了集成电路的电性能。

参考图5至图9，图5至图9为现有技术光刻工艺另一实施例的示意图。该光刻工艺用来在一半导体晶片40上构图动态随机存取存储器的电容下层存储结的尺寸与位置。如图5所示，半导体晶片40包括一个硅基板42，一个由硅氧化合物所制作的绝缘层43，多个由掺杂多晶硅(doped poly silicon)所制作的接触结44设置在绝缘层43中，一个用于形成下层存储结的多晶硅或非晶硅层45设置在绝缘层43的表面上并覆盖接触结44，以及一光致抗蚀剂层47涂覆在整个半导体晶片40表面。

如图6、图7所示，该光刻工艺利用一横向光罩51与一纵向光罩55来代替上述单一光罩的光刻工艺。其中，横向光罩51包括一透明基板52，以及多条横向条状图案53设置在透明基板51的表面上，而纵向光罩55则包括一透明基板56，以及多条纵向条状图案57设置在透明基板56的表面上。在进行该光刻工艺时，先以横向光罩51对半导体晶片40进行第一次曝光工艺，接着再以纵向光罩55对半导体晶片40进行第二次曝光工艺。

如图8所示，当半导体晶片40完成曝光工艺之后，随后便进行显影工艺以及多次清洗工艺。半导体晶片40经曝光、显影与清洗后，将相对于横向、纵向光罩51、55的条状图案53、57的重叠处，而在半导体晶片40表面上形成光致抗蚀剂图案49。如图9所示，然后再利用一刻蚀工艺，以光致抗蚀剂图案49为硬掩模垂直向下除去未被光致抗蚀剂图案49覆盖的非晶硅层45直到绝缘层43的表面，形成了动态随机存取存储器的电容的下层存储结50的轮廓。

虽然第二现有技术的实施例的重复曝光工艺改善了光学近邻效应所造成的设计图案尺寸减小的缺点，但是由于半导体晶片40上的光致抗蚀剂层47的部分区域也将经历二次曝光过程，形成多个重复曝光区48。这将使得重复曝光区48中的正型光致抗蚀剂会得到过多的照射能量，即过曝，而呈现较明显的光学邻近效应，进而造成邻近的光致抗蚀剂图案49的顶角过曝，此时圆形轮廓。而且光致抗蚀剂图案49的尺寸也将略小于原始设计图案的尺寸，使得后续形成的电容下层存储结50的尺寸小于原先的设计尺寸，进而降低了电容下层存储结50所能存储的电量。

本发明的主要目的在于提供一种在半导体晶片上制作一动态随机存取存储器的下层存储结的方法，以解决上述问题。

本发明提供一种在半导体晶片上制作一动态随机存取存储器的下层存储结的方法，用以将动态随机存取存储器的下层存储结的阵列图形由两次曝光工艺清楚构图出来。该半导体晶片包括有一基板，一薄膜层设置在该基板表面上，以及一光致抗蚀剂层设置在该薄膜层表面上。本发明主要是对其薄膜层表面的光致抗蚀剂层进行两次曝光，第一次曝光时，在该光致抗蚀剂上层形成多条彼此平行的第一曝光区，再进行第二次曝光，以在表面上形成一棋盘交错的第二曝光区域，并对第一曝光区及第二曝光区进行一显影工艺，以除去第一曝光区及第二曝光区的光致抗蚀剂层，而在薄膜层表面形成一阵列状光致抗蚀剂，并以此作为一掩模以对薄膜层进行刻蚀。刻蚀后可形成一阵列状薄膜，用来作为DRAM的下层存储结。

由于本发明利用两次曝光工艺，分别是第一次曝光在表面形成多条彼此平行的曝光区，及第二次曝光以在表面形成棋盘交错的曝光区域，来构图各该下层结的位置，因此大为改善光学邻近效应所造成的影响，虽然根据本发明所构图出的下层存储结区域，会稍大于原始设计，这样可以增加下层电极的储电量，也可以弥补后续刻蚀、清洗等工艺中的损失，而使工艺完成后的下层结图形与原始设计接近，进而解决了下层结图形的圆形变形及缩小的问题。

通过以下结合附图对优选实施例的描述，会使本发明的上述及其它目的和特征变得更明确，其中：

图1为现有技术的半导体晶片的剖面图；

图2为现有技术的光罩图案示意图；

图3为现有技术形成的光致抗蚀剂图案剖面图；

图4为现有技术形成的电容下层存储结示意图；

图5为现有技术的半导体晶片的剖面图；

图6为现有技术的第一光罩图案示意图；

图7为现有技术的第二光罩图案示意图；

图8为现有技术形成的光致抗蚀剂图案示意图；

图9为现有技术形成的电容下层存储结剖面图；

图10为本发明的半导体晶片的剖面图；

图11为本发明技术的第一光罩图案示意图；图12为本发明技术的第二光罩图案示意图；图13为本发明技术形成的光致抗蚀剂图案示意图；以及图14为本发明技术形成的电容下层存储结剖面图。附图的符号说明10  半导体晶片              12  硅基板13  绝缘层                  14  接触结15  非晶硅层                16  基板17  光致抗蚀剂层            19  光致抗蚀剂图案20  下层存储结              21  光罩23  透明基板                25  光罩图案40  半导体晶片              42  硅基板43  绝缘层                  44  接触结45  非晶硅层                46  基板47  光致抗蚀剂层            48  重复曝光区49  光致抗蚀剂图案          50  下层存储结51  光罩                    52  透明基板53  条状图案                55  光罩56  透明基板                57  条状图案60  半导体晶片              62  硅基板63  绝缘层                  64  接触结65  非晶硅层                66  基板67  光致抗蚀剂层            69  光致抗蚀剂图案70  电容下层存储结          71  光罩72  透明基板                73  条状图案75  光罩                    76  透明基板78  纵向条状图案            79  横向条状图案80  透明区

参考图10至图14，图10至图14为根据本发明的光刻工艺示意图。该光刻工艺用来在一半导体晶片60上构图动态随机存取存储器的电容下层存储结的尺寸与位置。如图10所示，半导体晶片60包括一硅基板62，一由硅氧化合物所制作的绝缘层63设置在硅基板62表面，多个由掺杂多晶硅所制作的接触结64设置在绝缘层63之中，一个用来形成该下层存储结的多晶硅或非晶硅层65设置在绝缘层63的表面上并覆盖住各接触结64，以及一光致抗蚀剂层67设置在半导体晶片60表面。其中，接触结64用来电连接一个设置在硅基板62表面上的MOS晶体管的漏极(未示出)以及后续形成的电容下层存储结70。

如图11和图12所示，根据本发明的方法来进行光刻工艺之前，必须先根据设计的集成电路图案制作光罩71以及光罩75。然后分别利用光罩71和光罩75进行重复曝光工艺。即先以光罩71对半导体晶片60进行第一次曝光工艺，使得光致抗蚀剂层67对应于光罩71的光罩图案73进行图案转移，然后再以光罩75对半导体晶片60进行第二次曝光工艺，使光致抗蚀剂层67对应于该光罩75的光罩图案77进行图案转移。随后将曝光后的半导体晶片60放置在显影液中，进行一显影工艺。

如图13所示，在完成显影工艺以后，半导体晶片60必须接着进行多次清洗工艺，以除去显影液和被显影液溶解的正型光致抗蚀剂，使得半导体晶片60的表面留下多个以阵列方式排列的光致抗蚀剂图案69。如图14所示，随后利用光致抗蚀剂图案69作为硬掩模，进行一刻蚀工艺，垂直向下除去未被光致抗蚀剂图案69覆盖的非晶硅层65直到绝缘层63的表面，以形成动态随机存取存储器的电容的下层存储结70的轮廓。

在上述根据本发明的方法的实施例中，光罩71由一包括玻璃或石英的透明基板72，以及一由铬膜构成的条状光罩图案73上下堆叠而构成。光罩图案73由多条彼此不相接触的不透明条74所构成，即由彼此平行的不透明条74，而且每一不透明条74均对应于并覆盖多个光致抗蚀剂图案69的相对位置。光罩75包括一由玻璃或石英构成的透明基板76，以及一由铬膜构成的棋盘状光罩图案77设置在透明基板的表面。光罩图案77由多个近似矩形的开口成阵列交错状形成在该铬膜中，而且每个近似矩形的开口均位于各该电容下层存储结图案的四个顶点，也即光罩图案77中的不透明区覆盖并对应于多个光致抗蚀剂图案69的相对位置。换句话说，本发明是先利用光罩71形成多条彼此平行且覆盖各该电容下层存储结的线形图案，接着再借助光罩75曝光来截断覆盖各该电容下层存储结的线型图案，以形成多个呈阵列排列的光致抗蚀剂图案69。

由于光学邻近效应，当曝光光源的光束穿过光罩75上的透明区80照射在半导体晶片60上的光致抗蚀剂层67时，对应于透明区80的四个顶角的光致抗蚀剂67会因为它所获得的照射能量不足，即欠曝，进而使得做好的光致抗蚀剂图案69的顶角略为呈现向外凸出的形状，并同时使得光致抗蚀剂图案69会比原始的设计尺寸稍大。稍大的光致抗蚀剂图案69可以补偿非晶硅层65在刻蚀工艺中的损失，甚至会使得后来所制作的下层存储结70的尺寸变得较大，借以抵销下层存储结70在后续清洗工艺中的损耗，使得最后做好的下层存储结70的尺寸大约等于设计尺寸。

与现有的光刻技术相比较，本发明利用一个具有条状光罩图案的第一光罩以及具有栅状第二光罩图案的光罩来进行重复曝光，借以改善了光学近邻效应所导致的尺寸缩小化的效应。甚至本发明的图案转移方法更有效地利用光学邻近效应的影响来使光致抗蚀剂图案的四个顶角获得不足的照射能量，即欠曝，进而形成一尺寸稍大的下层存储结，来补偿非晶硅层在刻蚀工艺以及后续的清洗工艺中的损耗，使得最后的下层存储结的尺寸和形状大约等于设计尺寸和形状，解决现有技术的尺寸缩小的缺点。

以上所述仅为本发明的优选实施例，凡根据本发明权利要求范围所做的变化与修饰，都应属于本发明专利的涵盖范围。

Claims (6)

1.一种在一半导体晶片(wafer)上制作一动态随机存取存储器(dynamicrandom access memory，DRAM)的下层存储结(storage node)的方法，该半导体晶片包括一基板(substrate)，一薄膜层设置在该基板表面上，以及一光致抗蚀剂(photo resist)层设置在该薄膜层表面上，包括：

进行一第一曝光(exposure)工艺，用以在该光致抗蚀剂层上形成多条彼此平行的第一曝光区域；

进行一第二曝光工艺，用以在该光致抗蚀剂层上形成一棋盘状垂直交错的第二曝光区域；

对该光致抗蚀剂层上的该第一曝光区域和该第二曝光区域进行一显影(development)工艺；

除去该第一曝光区域以及该第二曝光区域部分的该光致抗蚀剂层，用以在该薄膜层表面形成一阵列状光致抗蚀剂层；以及

利用该阵列状光致抗蚀剂层作为一掩模进行一刻蚀工艺，除去未被该阵列状光致抗蚀剂层覆盖部分的薄膜层，用以形成一阵列状薄膜层，用来作为DRAM的下层存储结。

2.根据权利要求1的方法，其中，该方法用来避免该光致抗蚀剂层上的图案发生转角圆角化(rounding corner)效应以及避免该光致抗蚀剂层上的图案尺寸缩小化(end-of-line shortening)等光学邻近效应(optical proximityeffect)。

3.一种避免一光刻工艺产生光学近邻效应的方法，该光刻工艺用以在半导体晶片上构图一阵列光致抗蚀剂图案，该半导体晶片包括一基板，以及一光致抗蚀剂层设置在该基板表面上，包括：

进行一第一曝光工艺，用以在该光致抗蚀剂层上形成多条彼此平行的第一曝光区域图案；

进行一第二曝光工艺，用以在该光致抗蚀剂层上形成一棋盘状垂直交错的第二曝光区域图案；以及

进行一显影工艺，使该半导体晶片上的光致抗蚀剂层被构图出该阵列光致抗蚀剂图案。

4.根据权利要求3的方法，其中，该半导体晶片用来制造一动态随机存取存储器(DRAM)，而该阵列光致抗蚀剂图案则用来构图该DRAM的下层存储结的位置。

5.根据权利要求3的方法，其中，该光学近邻效应包括图案转角圆角化(rounding cornet)效应以及图案尺寸缩小化(end-of-line shortening)等。

6.一种在一半导体晶片(wafer)上制作一动态随机存取存储器(DRAM)的下层存储结(storage node)的方法，该半导体晶片包括一基板(substrate)，一薄膜层设置在该基板表面上，以及一光致抗蚀剂(photo resist)层设置在该薄膜层表面上，包括：

进行一第一曝光(exposure)工艺，用以在该光致抗蚀剂层上形成多条彼此平行的未曝光区域；

进行一第二曝光工艺，用以在各该未曝光区域中分别形成多个不相连接的曝光区域；

对该光致抗蚀剂层进行一显影(development)工艺，用以在该薄膜层表面形成一阵列状光致抗蚀剂层；以及

利用该阵列状光致抗蚀剂层作为一掩模进行一刻蚀工艺，除去未被该阵列状光致抗蚀剂层覆盖部分的薄膜层，用以形成一阵列状薄膜层，用来作为DRAM的下层存储结。

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