JP2000150342A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトレジストを所望の多角形に精度良く規
定できる、半導体装置の製造方法を得る。 【解決手段】 フォトレジストＦＲ１のうち、三角形の
一の辺が位置するところを内部に含む直線上を境界とし
て、三角形側の領域Ｒ１を露光せず、反対側の領域Ｒ２
を露光する。三角形の全ての辺に対しても同様に露光す
る。その後、フォトレジストＦＲ１を現像することによ
って、フォトレジストＦＲ１のうちの露光された領域を
除去する。これによって、フォトレジストＦＲ１を三角
形に規定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトレジストを
所望の多角形に規定する工程を含む、半導体装置の製造
方法に関する。

【０００２】

【従来の技術】従来のＤＲＡＭセルの製造方法につい
て、図４６〜図４９を用いて説明する。

【０００３】従来のフォトマスクＦＭ０を介して、フォ
トレジストＦＲ１を露光する（図４６）。なお、図４６
において、１は半導体基板、２は半導体基板１に設けら
れたトレンチ素子間分離絶縁膜、３は互いに並行に直線
に延びる複数のトランスファーゲート電極、４，５はそ
れぞれ層間絶縁膜、６はトランスファーゲート電極３に
直交し、互いに並行に直線に延びる複数のビット線、７
は半導体基板１のうちのトレンチ素子間分離絶縁膜２に
よって区画された活性領域１ａ内に設けられたｎ⁺型拡
散層、８は層間絶縁膜４及び層間絶縁膜５を貫通し、一
端がｎ⁺拡散層７に接続されたプラグ配線、１０は絶縁
膜、１１は層間絶縁膜５とビット線６との境界に設けら
れた窒化膜、１２は層間絶縁膜４を貫通し一端がｎ⁺拡
散層７に接続され他端がビット線６に接続されたプラグ
配線、８ｃはプラグ配線８とｎ⁺拡散層７とが接触する
ストレージノードコンタクト、１２ｃはプラグ配線１２
とｎ⁺拡散層７とが接触するビット線コンタクト、Ｒ１
は露光されていない領域、Ｒ２は露光された領域であ
る。

【０００４】１つのトランスファーゲート電極３及びそ
の両脇の２つのｎ⁺拡散層７はＭＯＳトランジスタＴｒ
を構成する。１つのトランジスタＴｒと、プラグ配線８
を介して後に形成されるストレージノード電極とは１つ
のＤＲＡＭセルの構成要素である。

【０００５】フォトマスクＦＭ０の平面の一部を図４７
に示す。ＭＲ１，ＭＲ２はそれぞれ、光を遮る領域、光
が通過する領域である。領域ＭＲ１上には、光を通さな
いパターンＦＭＳが形成されている。

【０００６】露光装置は、例えばＫｒＦエキシマ（波長
＝０．２４８μｍ）又はＡｒＦエキシマやｉ線のステッ
パである。この露光装置の概念を図４８に示す。光源Ｓ
１から出た光は照射レンズＳ２を介してフォトマスクＦ
Ｍ０に照射される。フォトマスクＦＭ０から出た光は対
物レンズＳ３を介して半導体基板１に照射される。照明
Ｓ１は通常照明を用いた。通常照明とは、光が円形に照
射される照明である。

【０００７】ＤＲＡＭセルのキャパシタは、ソフトエラ
ーが起きない程度の容量にする必要がある。ソフトエラ
ーとは、図４９に示すように、チップ内部の放射性元素
からでるα線や宇宙線中の中性子によって引き起こされ
ると考えられ、α線や中性子に起因して生じた電子と正
孔との対がストレージノード電極９０の電荷量を乱すこ
とによって、メモリの記憶内容が保持できないという現
象である。ソフトエラーが起きないようにするために
は、ストレージノード電極９０を少なくとも２５ｆＦの
容量にする必要がある。これに鑑み、縦×横×高さ＝
０．２μｍ×０．５μｍ×２．０μｍ、粗面化率（表面
積／平面の面積）が２．０であって、内部が中空の中空
直方体のストレージノード電極９０を得るため、０．２
μｍ×０．５μｍの長方形の領域Ｒ１（図４６）ができ
る光を半導体基板１のフォトレジストＦＲ１に照射しよ
うとした。

【０００８】

【発明が解決しようとする課題】ところが、実際は、フ
ォトレジストＦＲ１上の露光されていない領域Ｒ１及び
露光された領域Ｒ２は、半導体基板１を上から見た図５
０に示すようになる。つまり、領域Ｒ１は０．２μｍ×
０．５μｍの長方形ではなく、角が丸まった０．２μｍ
×０．３６μｍの略長方形になるという問題点が生じ
た。したがって、後に得られるストレージノード電極
は、所望の中空直方体ではなく、図５１のように、中空
略長方形柱になり、容量が小さくなる。よって、ソフト
エラーが生じやすくなった。

【０００９】ソフトエラーが生じないようにストレージ
ノード電極９０の容量を大きくするには、ストレージノ
ード電極９０の高さｈを高くしたり、照明Ｓ１は図５２
又は図５３のような、光を領域Ｒ０で遮った変形照明を
用いたりする方法がある。しかし、ストレージノード電
極９０を高くすればするほどエッチングが困難になる。
また、変形照明は、ＤＯＦ（デフォーカス距離の限界
長）を長くしたり、さらに細かいパターンを転写したり
できるので、前述の角が丸くなるという現象を改善でき
るが、０．１５μｍ以下のルールではほとんど役に立た
なくなる。

【００１０】本発明は、上記の問題点を解決するために
なされたものであり、フォトレジストを所望の多角形に
精度良く規定できる、半導体装置の製造方法を得ること
を目的とする。

【００１１】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、（ａ）下地層を第１フォトレジストで
覆うステップと、（ｂ）前記第１フォトレジストを多角
形に規定するとともに、前記下地層を露出させるステッ
プとを備え、前記ステップ（ｂ）は、（ｂ−１）フォト
マスクを介して露光することによって、前記第１フォト
レジストのうち、前記多角形の一の辺が位置するところ
を内部に含む直線を境界として、前記多角形側の領域を
露光せず、反対側の領域を露光するステップと、（ｂ−
２）前記多角形の全ての辺に対して、前記ステップ（ｂ
−１）を繰り返すステップと、（ｂ−３）前記ステップ
（ｂ−２）の後、前記第１フォトレジストを現像するこ
とによって、前記第１フォトレジストのうちの露光され
た領域及び露光されていない領域のどちらか一方を除去
するステップとを含む。

【００１２】本発明の請求項２に係る課題解決手段にお
いて、前記多角形は４つ以上の辺で構成され、前記一の
辺は、複数の辺からなり、前記複数の辺は互いに前記多
角形の角を構成しない。

【００１３】本発明の請求項３に係る課題解決手段にお
いて、前記多角形は４つの角が直角の四辺形である。

【００１４】本発明の請求項４に係る課題解決手段にお
いて、前記半導体装置はＤＲＡＭであり、前記ステップ
（ｂ）の前記フォトマスクは、前記第１ラインスペース
パターンを有する第１フォトマスクと、前記第１ライン
スペースパターンに交差する第２ラインスペースパター
ンを有する第２フォトマスクとを含み、（ｃ）第２フォ
トレジストを形成し、前記第１フォトマスクを介して露
光することによって、前記第２フォトレジストを互いに
並行に直線に延びる複数のストライプ形状に規定した
後、当該ストライプ形状によって位置が規定された複数
のビット線を形成するステップと、（ｄ）前記ステップ
（ｂ）で得られた前記多角形によって位置が規定され
た、前記ＤＲＡＭの複数のストレージノード電極を形成
するステップとをさらに備える。

【００１５】

【発明の実施の形態】発明の概念．従来のフォトレジス
トの角が丸くなる理由は、光の干渉が考えられる。フォ
トレジストに露光される光強度とフォトレジストの位置
との関係を図５４に示す。図５４において、”１”は、
現像によってフォトレジストＦＲ０が除去されない上限
の光強度を示す。図５４では、光強度の分布を分布曲線
Ｃ１のようにすることで、長方形の領域Ｒ１０以外を”
１”を越える光強度で露光しようとしている。領域Ｒ１
０の長辺Ｂは０．５μｍ、短辺Ａは０．２μｍである。
しかし、実際には、例えば、角θを構成する短辺Ａ側の
光が長辺Ｂ側の光に干渉して、長辺Ｂ側の分布曲線はＣ
１ではなくＣ２になる。したがって、”１”以下の領域
Ｒ１は、角θが丸まった略長方形になり、長辺Ｂの直線
部分は０．５μｍから０．３６μｍに減った。これによ
って、フォトレジストＦＲ０は所望の長方形にならな
い。

【００１６】そこで、本発明では、多角形の角を構成す
る２つの辺のそれぞれに照射された光が互いに干渉しな
いようにする。これを図１〜図１２を用いて以下に説明
する。図１〜１２では、フォトレジストＦＲ１を三角形
にする場合である。

【００１７】まず、半導体基板１（下地層）をフォトレ
ジストＦＲ１で覆う（図１）。なお、下地層とは、フォ
トレジストより下に位置するものの総称である。図１の
構造を上から見たものを図２に示す。これからフォトレ
ジストＦＲ１を図２の一点鎖線に示す三角形に規定す
る。

【００１８】図３に示すフォトマスクＭ１を介して、図
４に示すように、フォトレジストＦＲ１を露光する。符
号について、ＭＲ１は光を遮る領域、ＭＲ２は光が通過
する領域を示す。フォトレジストＦＲ１の表面の様子を
図５に示す。符号について、Ｒ１は露光されない領域、
Ｒ２は露光される領域を示す。図５のように、フォトレ
ジストＦＲ１のうち、三角形の１辺が位置するところを
境界として、三角形側の領域を露光せず、反対側の領域
を露光する。しかも、その境界は、三角形の１辺の両端
から距離Ｌ０まで延びる、つまり、三角形の１辺が位置
するところを内部に含む。

【００１９】同様に、図６のフォトマスクＭ２を用いて
図７のようにフォトレジストＦＲ１を露光し、次に、図
８のフォトマスクＭ３を用いて図９のようにフォトレジ
ストＦＲ１を露光する。

【００２０】以上によって、フォトレジストＦＲ１上の
露光されていない領域Ｒ１、露光された領域Ｒ２は図１
０のようになる。つまり、三角形の内側は領域Ｒ１、外
側は領域Ｒ２である。

【００２１】その後、フォトレジストＦＲ１を現像する
ことによって、フォトレジストＦＲ１のうちの領域Ｒ１
及び領域Ｒ２のどちらか一方を除去する（図１１）。フ
ォトレジストＦＲ１がポジ型であれば、フォトレジスト
ＦＲ１のうち領域Ｒ２が除去され、フォトレジストＦＲ
１がネガ型であれば、フォトレジストＦＲ１のうち領域
Ｒ１が除去される。図１１では、フォトレジストＦＲ１
がポジ型の場合である。

【００２２】以上の図３〜図１１の処理では、フォトレ
ジストＦＲ１を多角形に規定するとともに、半導体基板
１を露出させる。

【００２３】次に、以上によって得られたフォトレジス
トＦＲ１を介して半導体基板１に例えばエッチング処理
やイオン注入処理などを行う。この様子を横から見たも
のを図１２に示す。

【００２４】以上のように、フォトレジストＦＲ１に対
する露光を三角形の各辺に対応して、３回に分けて行
う。これによって、三角形の角を構成する２つの辺のそ
れぞれに照射された光が互いに干渉することは生じな
い。よって、この干渉によって三角形の角が丸くなるこ
とが抑制され、フォトレジストＦＲ１を所望の三角形に
精度良く規定できる。

【００２５】以上に述べた発明の概念を、ＤＲＡＭの製
造方法に応用した例を次の実施の形態１で説明する。

【００２６】実施の形態１．実施の形態１では、図１３
及び図１４に示す構造を含むＤＲＡＭについて説明す
る。図１３は平面図である。図１３の切断線Ｌ１４−Ｌ
１４における断面が図１４の構造である。

【００２７】図１３及び図１４において、１はＰ型の半
導体基板、２は半導体基板１に設けられたトレンチ素子
間分離絶縁膜、３は互いに並行に直線に延びる複数のト
ランスファーゲート電極、４，５はそれぞれＢＰＳＧ又
はＴＥＯＧ等の層間絶縁膜、６はトランスファーゲート
電極３に直交し、互いに並行に直線に延びる、複数のビ
ット線、７は半導体基板１のうちのトレンチ素子間分離
絶縁膜２によって区画された活性領域１ａ内に設けられ
たｎ⁺型拡散層、８は層間絶縁膜４及び層間絶縁膜５を
貫通し、一端がｎ⁺拡散層７に接続されたプラグ配線、
９はプラグ配線８の他端に接続され、規則正しく配置さ
れた例えばポリシリコンのストレージノード電極、１０
はストレージノード電極９を区画するＢＰＳＧ又はＴＥ
ＯＧ等の絶縁膜、１１は層間絶縁膜５と絶縁膜１０との
境界に設けられた窒化膜、１２は層間絶縁膜４を貫通し
一端がｎ⁺拡散層７に接続され他端がビット線６に接続
されたプラグ配線、８ｃはプラグ配線８とｎ⁺拡散層７
とが接触するストレージノードコンタクト、１２ｃはプ
ラグ配線１２とｎ⁺拡散層７とが接触するビット線コン
タクトである。

【００２８】１つの活性領域１ａ内には、ｎ型不純物の
イオン注入によって３つのｎ⁺拡散層７が形成されてい
る。その３つのｎ⁺拡散層７のうち、２つのｎ⁺拡散層７
はそれぞれプラグ配線８を介してストレージノード電極
９に接続され、残りの１つはプラグ配線１２を介してビ
ット線６に接続されている。

【００２９】トランスファーゲート電極３の両脇の２つ
のｎ⁺拡散層７はソース領域それぞれドレイン領域であ
る。１つのトランスファーゲート電極３及びその両脇の
２つのｎ⁺拡散層７はＭＯＳトランジスタＴｒを構成す
る。活性領域１ａ内であって、２つのトランスファー電
極３の間のｎ⁺拡散層７はプラグ配線１２に接続されて
おり、一方のＭＯＳトランジスタＴｒのソース領域と他
方のＭＯＳトランジスタＴｒのドレイン領域とを兼ねて
いる。１つのトランジスタＴｒと、これに接続されたス
トレージノード電極９は１つのＤＲＡＭセルの構成要素
である。

【００３０】トランスファーゲート電極３はポリシリコ
ン、タングステンシリサイド、又はチタンシリサイドな
どの金属シリサイド、あるいはタングステン又はアルミ
ニウムなどの金属の層などからなる。トランスファーゲ
ート電極３の幅は、例えば０．１５μｍ、隣り合うトラ
ンスファーゲート電極３の間隔（エッジとエッジとの
間）は例えば０．１５μｍである。

【００３１】図１３及び図１４に示すように、隣り合う
２つのストレージノードコンタクト８ｃから等距離のと
ころにビット線コンタクト１２ｃが位置する。このよう
な構造をハーフピッチと称される。ハーフピッチのＤＲ
ＡＭセルの構造によれば、ｎ⁺拡散層７が規則正しく配
置され、ストレージノード電極９をマトリクス状に配列
することができる。

【００３２】次に、図１３及び図１４の構造を含むＤＲ
ＡＭの製造方法を図１５〜図４３を用いて説明する。

【００３３】まず、図１５〜図１７の構造を得る。図１
５は平面図である。図１５のうち、切断線Ｌ１６−Ｌ１
６における断面が図１６の構造であり、切断線Ｌ１７−
Ｌ１７における断面が図１７の構造である。図１５〜図
１７内の符号は先に説明したとおりである。

【００３４】次に、図１７の層間絶縁膜４及びビット線
コンタクト１２ｃを導電層６ａで覆う（図１８）。な
お、導電層６ａはアルミニウム等の金属あるいはポリシ
リコン等である。

【００３５】次に、図１８の導電層６ａをフォトレジス
トＦＲ２で覆う（図１９）。ここでは、フォトレジスト
ＦＲ２はネガ型である。

【００３６】次に、フォトマスクＦＭ１を介して、フォ
トレジストＦＲ２を露光する（図２０）。フォトマスク
ＦＭ１の平面の一部を図２１に示す。ＭＲ１，ＭＲ２は
それぞれ先に説明したとおり、光を遮る領域、光が通過
する領域である。領域ＭＲ１上には、光を通さないライ
ンスペースパターンＦＭＢが形成されている。ラインス
ペースパターンとは互いに並行に直線に延びるストライ
プ状のパターンをいう。フォトレジストＦＲ２の表面の
様子を図２２に示す。Ｒ１，Ｒ２はそれぞれ先に説明し
たとおり、露光されない領域、露光される領域である。
ＳＮＲは後に形成されるストレージノード電極９が位置
する領域である。

【００３７】その後、フォトレジストＦＲ２を現像する
ことによって、フォトレジストＦＲ２のうち領域Ｒ１を
除去する（図２３）。

【００３８】以上の図２０〜図２３の処理では、フォト
レジストＦＲ２を互いに並行に直線に延びる複数のスト
ライプ形状に規定するとともに、導電層６ａを露出させ
る。

【００３９】次に、ストライプ形状のフォトレジストＦ
Ｒ２を介して、導電層６ａのうちのフォトレジストＦＲ
２で覆われていない領域をエッチング処理によって除去
する。これによって、導電層６ａは互いに並行に直線に
延びる複数のビット線６になる（図２４）。

【００４０】次に、フォトレジストＦＲ２を除去する
（図２５）。図２５の平面図を図２６に示す。なお、図
２６のうち、切断線Ｌ２５−Ｌ２５における断面が図２
５の構造である。

【００４１】以上、図１８〜図２６の処理では、フォト
レジストＦＲ２を形成し、フォトマスクＦＭ１を介して
露光することによって、フォトレジストＦＲ２を互いに
並行に直線に延びる複数のストライプ形状に規定し、当
該ストライプ形状によって位置が規定された、互いに並
行に直線に延びるストライプ形状の複数のビット線６を
形成する。ビット線６の幅は例えば０．１μｍであり、
隣り合うビット線６の間隔（エッジとエッジとの間）は
例えば０．２μｍである。

【００４２】その後、周知の技術を用いて、層間絶縁膜
４及びビット線６を層間絶縁膜５で覆い、層間絶縁膜４
及び層間絶縁膜５を貫通し、一端がｎ⁺拡散層７に接続
されたプラグ配線８を形成する（図２７）。図２７の平
面図を図２８に示す。なお、図２８のうち、切断線Ｌ２
７−Ｌ２７における断面が図２７の構造である。

【００４３】次に層間絶縁膜５及びストレージノードコ
ンタクト８ｃを覆う窒化膜１１、窒化膜１１を覆う絶縁
膜１０を厚さ１．０μｍ程度形成する（図２９）。ここ
では、絶縁膜１０から半導体基板１までが下地層を構成
する。

【００４４】次に、図２９の絶縁膜１０をフォトレジス
トＦＲ１で覆う（図３０）。ここでは、フォトレジスト
ＦＲ１はネガ型である。

【００４５】次に、フォトマスクＦＭ２を介して、フォ
トレジストＦＲ１を露光する（図３１）。フォトマスク
ＦＭ２の平面の一部を図３２に示す。ＭＲ１，ＭＲ２は
それぞれ先に説明したとおり、光を遮る領域、光が通過
する領域である。領域ＭＲ１上には、光を通さないライ
ンスペースパターンＦＭＣが形成されている。フォトレ
ジストＦＲ１の表面の様子を図３３に示す。

【００４６】次に、フォトマスクＦＭ１を介して、フォ
トレジストＦＲ１を露光する（図３４）。フォトレジス
トＦＲ１の表面の様子を図３５に示す。なお、図３５の
うち、切断線Ｌ３４−Ｌ３４における断面が図３４の構
造である。図３３及び図３５のように、フォトレジスト
ＦＲ１のうち、領域ＳＮＲの一の辺が位置するところを
内部に含む直線上を境界として、領域ＳＮＲ側の領域を
露光せず、反対側の領域を露光する。

【００４７】図３３及び図３５によって、フォトレジス
トＦＲ１上の露光されていない領域Ｒ１、露光された領
域Ｒ２は図３６のようになる。つまり、領域ＳＮＲの内
側は領域Ｒ１、外側は領域Ｒ２である。

【００４８】その後、フォトレジストＦＲ１を現像する
ことによって、フォトレジストＦＲ１のうちの領域Ｒ１
を除去する（図３７）。

【００４９】以上の図３１〜図３７の処理では、フォト
レジストＦＲ１に対する露光を、長方形の１対の長辺、
一対の短辺に対応して、２回に分けて行う。これによっ
て、フォトレジストＦＲ１をマトリクス状に配列された
四角形（領域ＳＮＲ）に規定するとともに、絶縁膜１０
を露出させる。

【００５０】次に、マトリクス状のフォトレジストＦＲ
１を介して、絶縁膜１０のうちのフォトレジストＦＲ２
で覆われていない領域をエッチング処理によって除去
し、続いて窒化膜１１も除去する。これによって、絶縁
膜１０及び窒化膜１１はマトリクス状になる（図３
８）。

【００５１】次に、フォトレジストＦＲ１を除去する
（図３９）。図３９の平面図を図４０に示す。なお、図
４０のうち、切断線Ｌ３９−Ｌ３９における断面が図３
９の構造である。

【００５２】次に、図３９及び図４０の構造を厚さ０．
０５μｍの導電層９ａで覆う（図４１）。導電層９ａは
例えばポリシリコン等である。

【００５３】次に、導電層９ａをレジスト１３で覆い、
ＣＭＰ法で平坦化する。これによって、導電層９ａの凹
部内にレジスト１３を残す（図４２）。

【００５４】次に、導電層９ａのうち、露出している部
分を除去することによって、中空直方体のストレージノ
ード電極９が得られる（図４３）。

【００５５】次に、レジスト１３を除去して、ストレー
ジノード電極９を露出させる。そして、ストレージノー
ド電極９を粗面化する。これは熱処理を行えばよい。ポ
リシリコンはある温度になると、表面に小さな球状のも
のが成長する。これによって、図１４の構造を得る。

【００５６】以上の図３８〜図４３、図１３及び図１４
の処理では、図３７の処理で得られた領域ＳＮＲによっ
て位置が規定された、ＤＲＡＭの複数のストレージノー
ド電極９を形成する。

【００５７】その後、周知の技術を用いて、ストレージ
ノード電極９上に数十オングストロームの酸化膜あるい
は窒化膜（ＯＮ絶縁膜）を形成し、そのＯＮ絶縁膜上に
ストレージノード電極９の対向電極であるセルプレート
電極を形成する。これによって、ストレージノード電極
９、ＯＮ絶縁膜及びセルプレート電極からなるキャパシ
タが得られる。

【００５８】なお、ＤＲＡＭの複数のストレージノード
電極９を形成する方法は、図３８〜図４３、図１３及び
図１４の処理の他にもある。以上の説明では、フォトレ
ジストＦＲ１をネガ型することによって、フォトレジス
トＦＲ１のうちの領域Ｒ１を除去して、ストレージノー
ド電極９は内部が中空の中空長方形柱にする場合である
が、フォトレジストＦＲ１をポジ型にしてもよく、この
場合、フォトレジストＦＲ１のうちの領域Ｒ２を除去す
ることになるので、ストレージノード電極は図１４のス
トレージノード電極９を上下を逆さまにしたような形状
になる。あるいは、導電層ａを直接、フォトレジストＦ
Ｒ１で覆う。その後、フォトレジストＦＲ１に対する露
光を、長方形の１対の長辺、一対の短辺に対応して、２
回に分けて行う。これによって、フォトレジストＦＲ１
をマトリクス状に配列された四角形に規定する。次に、
このフォトレジストＦＲ１を介して導電層９ａをエッチ
ングすることによって、マトリクス状に配列された、長
方形の複数のＤＲＡＭのストレージノード電極９を形成
してもよい。この場合のストレージノード電極９は平坦
型になる。

【００５９】なお、トレンチ素子間分離絶縁膜２、トラ
ンスファーゲート電極３、ビット線６、ストレージノー
ド電極９を形成する際に用いられたそれぞれのフォトマ
スクを重ね合わせたものを図４４に示しておく。なお、
図４４において、ＦＭＦ０はトレンチ素子間分離絶縁膜
２を形成する際に用いられるフォトマスクのパターンの
輪郭、ＦＭＴ０はトランスファーゲート電極３を形成す
る際に用いられるフォトマスクのパターンの輪郭、ＦＭ
Ｂ０はラインスペースパターンＦＭＢの輪郭、ＦＭＣ０
はラインスペースパターンＦＭＣの輪郭を示す。

【００６０】以上のように、ストレージノード電極９が
形成される位置を規定するのに、ビット線６を形成する
際に用いたフォトマスクＦＭ１を利用できるので、フォ
トマスクの作成コストが削減できる。また、ビット線６
とストレージノード電極９との位置は同じフォトマスク
ＦＭ１で規定されるので、ビット線６の位置とストレー
ジノード電極９の位置との相対的な位置は精度良く規定
される。

【００６１】なお、以上の説明では、ラインスペースパ
ターンＦＭＣがラインスペースパターンＦＭＢに直角に
交差する場合を説明したが、斜めに交差してもよい。し
かし、ラインスペースパターンＦＭＣはラインスペース
パターンＦＭＢに直角に交差するようにして、フォトレ
ジストＦＲ１を４つの角が直角の四辺形、つまり、長方
形又は正方形に規定することが望ましい。なぜなら、ラ
インスペースパターンＦＭＣをラインスペースパターン
ＦＭＢに対して斜めにすることによって、図４５に示す
ように、露光されていない領域Ｒ１の隅が鋭角になり、
フォトレジストＦＲ１が平行四辺形に規定される。しか
し、鋭角の部分Ｐ１は現像によって除去されにくく残っ
てしまい、フォトレジストＦＲ１は所望の平行四辺形に
規定されずに、面積が小さくなる。以上のように、フォ
トレジストＦＲ１を長方形又は正方形に規定する方が効
果的である。

【００６２】また、図３１，図３４の露光のそれぞれに
おいて、光の強度を別々に調節すれば、図３５の隣り合
う長方形のフォトレジストＦＲ１の間隔Ｌ１及びＬ２を
別々に調節することができる。

【００６３】以上、発明の概念及び実施の形態１ではフ
ォトレジストを三角形、長方形に規定する場合を説明し
たが、その他の多角形に適応してもよい。

【００６４】また、三角形の場合、任意の２つの辺を選
択すれば、その辺は必ず角を構成するが、その多角形が
４つ以上の角を有する場合、角を構成しない複数の辺を
選択することができる。よって、４角形以上の多角形の
互いに角を構成しない複数の辺に対して、同時に露光し
てもよい。これによって、スループットが向上する。例
えば、長方形の場合、例えば短辺→長辺→短辺→長辺と
いう順で露光すると、露光の回数は４回になるが、実施
の形態１のように２つの長辺→２つの短辺というように
露光すれば、露光の回数は２回で済む。

【００６５】

【発明の効果】請求項１記載の発明によれば、多角形に
対する露光を多角形の各辺に対応して分けて行う。これ
によって、多角形の角を構成する２つの辺のそれぞれに
照射された光が互いに干渉することは生じない。よっ
て、この干渉によって角が丸くなることが抑制され、第
１フォトレジストを所望の多角形に精度良く規定でき
る。なお、本発明に類似の技術に特開平９−８２４０号
公報がある。同公報には、２回の露光によって、フォト
レジストを正方形に規定し、その露光は、正方形側の領
域を露光せず、反対側を露光している。しかし、露光の
境界については本発明と異なる。つまり、同公報では、
露光の境界が正方形の角上で折れ曲がっているので、正
方形の角上で光の干渉が生じ、所望の正方形にフォトレ
ジストを規定できない。一方、本発明では、露光の境界
が多角形の一の辺が位置するところを内部に含む直線な
ので、多角形上で光の干渉が生じず、よって、所望の多
角形に第１フォトレジストを規定できる。

【００６６】請求項２記載の発明によれば、互いに角を
構成しない複数の辺に対して、同時に露光するので、ス
ループットが向上する。

【００６７】請求項３記載の発明によれば、効果的に四
辺形の第１フォトレジストが得られる。

【００６８】請求項４記載の発明によれば、ストレージ
ノード電極が形成される位置を規定するのに、複数のビ
ット線を形成する際に用いた第１フォトマスクを利用で
きるので、フォトマスクの作成コストが削減できる。ま
た、複数のビット線とストレージノード電極との位置は
同じ第１フォトマスクで規定されるので、複数のビット
線の位置とストレージノード電極の位置との相対的な位
置は精度良く規定される。特に、ハーフピッチのＤＲＡ
Ｍセルに応用できる。

【図面の簡単な説明】

【図１】 本発明の概念を説明するための半導体基板の
一部断面図である。

【図２】 本発明の概念を説明するための半導体基板の
一部平面図である。

【図３】 本発明の概念を説明するための半導体基板の
一部平面図である。

【図４】 本発明の概念を説明するためのフォトマスク
の一部平面図である。

【図５】 本発明の概念を説明するための露光の様子を
示す一部断面図である。

【図６】 本発明の概念を説明するためのフォトマスク
の一部平面図である。

【図７】 本発明の概念を説明するための露光の様子を
示す一部平面図である。

【図８】 本発明の概念を説明するためのフォトマスク
の一部平面図である。

【図９】 本発明の概念を説明するための露光の様子を
示す一部平面図である。

【図１０】 本発明の概念を説明するための露光の領域
を示す一部平面図である。

【図１１】 本発明の概念を説明するための半導体基板
の一部平面図である。

【図１２】 本発明の概念を説明するための半導体基板
の一部断面図である。

【図１３】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図１４】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図１５】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図１６】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図１７】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図１８】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図１９】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２０】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２１】 本発明の実施の形態１における、半導体装
置の製造方法を説明するためのフォトマスクの一部平面
図である。

【図２２】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図２３】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２４】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２５】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２６】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図２７】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図２８】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図２９】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３０】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３１】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３２】 本発明の実施の形態１における、半導体装
置の製造方法を説明するためのフォトマスクの一部平面
図である。

【図３３】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図３４】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３５】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図３６】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図３７】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３８】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図３９】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図４０】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部平面図
である。

【図４１】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図４２】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図４３】 本発明の実施の形態１における、半導体装
置の製造方法を説明するための半導体基板の一部断面図
である。

【図４４】 本発明の実施の形態１において用いたフォ
トマスクを説明するための一部平面図である。

【図４５】 本発明の実施の形態１における、半導体装
置の製造方法の他の例を示す一部平面図である。

【図４６】 従来の半導体装置の製造方法を示す一部断
面図である。

【図４７】 従来の半導体装置の製造方法を示す一部平
面図である。

【図４８】 露光装置の概念図である。

【図４９】 ソフトエラーを説明するための概念図であ
る。

【図５０】 従来の半導体装置の製造方法を示す一部平
面図である。

【図５１】 従来の半導体装置の製造方法によって得ら
れたストレージノード電極を示す概念図である。

【図５２】 変形照明を示す概念図である。

【図５３】 変形照明を示す概念図である。

【図５４】 従来の半導体装置の製造方法の作用を説明
するための図である。

【符号の説明】

１ 半導体基板、ＦＲ１，ＦＲ２ フォトレジスト、Ｆ
Ｍ１，ＦＭ２ フォトマスク、６ ビット線、９ スト
レージノード電極。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 （ａ） 下地層を第１フォトレジストで
   覆うステップと、（ｂ） 前記第１フォトレジストを多
   角形に規定するとともに、前記下地層を露出させるステ
   ップと、を備え、 前記ステップ（ｂ）は、（ｂ−１） フォトマスクを介
   して露光することによって、前記第１フォトレジストの
   うち、前記多角形の一の辺が位置するところを内部に含
   む直線を境界として、前記多角形側の領域を露光せず、
   反対側の領域を露光するステップと、（ｂ−２） 前記
   多角形の全ての辺に対して、前記ステップ（ｂ−１）を
   繰り返すステップと、（ｂ−３） 前記ステップ（ｂ−
   ２）の後、前記第１フォトレジストを現像することによ
   って、前記第１フォトレジストのうちの露光された領域
   及び露光されていない領域のどちらか一方を除去するス
   テップと、を含む、半導体装置の製造方法。
2. 【請求項２】 前記多角形は４つ以上の辺で構成され、 前記一の辺は、複数の辺からなり、 前記複数の辺は互いに前記多角形の角を構成しない請求
   項１記載の半導体装置の製造方法。
3. 【請求項３】 前記多角形は４つの角が直角の四辺形で
   ある、請求項１又は２記載の半導体装置の製造方法。
4. 【請求項４】 前記半導体装置はＤＲＡＭであり、 前記ステップ（ｂ）の前記フォトマスクは、 前記第１ラインスペースパターンを有する第１フォトマ
   スクと、 前記第１ラインスペースパターンに交差する第２ライン
   スペースパターンを有する第２フォトマスクと、を含
   み、（ｃ） 第２フォトレジストを形成し、前記第１フ
   ォトマスクを介して露光することによって、前記第２フ
   ォトレジストを互いに並行に直線に延びる複数のストラ
   イプ形状に規定した後、当該ストライプ形状によって位
   置が規定された複数のビット線を形成するステップと、
   （ｄ） 前記ステップ（ｂ）で得られた前記多角形によ
   って位置が規定された、前記ＤＲＡＭの複数のストレー
   ジノード電極を形成するステップと、をさらに備えた、
   請求項２又は３記載の半導体装置の製造方法。