KR100831445B1 - 반도체 집적회로장치의 제조방법 - Google Patents
반도체 집적회로장치의 제조방법 Download PDFInfo
- Publication number
- KR100831445B1 KR100831445B1 KR1020010062319A KR20010062319A KR100831445B1 KR 100831445 B1 KR100831445 B1 KR 100831445B1 KR 1020010062319 A KR1020010062319 A KR 1020010062319A KR 20010062319 A KR20010062319 A KR 20010062319A KR 100831445 B1 KR100831445 B1 KR 100831445B1
- Authority
- KR
- South Korea
- Prior art keywords
- opening
- main
- auxiliary
- pattern
- integrated circuit
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000000034 method Methods 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 238000005286 illumination Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 230000001678 irradiating effect Effects 0.000 claims abstract description 14
- 238000012546 transfer Methods 0.000 claims abstract description 14
- 230000008569 process Effects 0.000 claims abstract description 12
- 238000012937 correction Methods 0.000 claims description 33
- 230000000694 effects Effects 0.000 claims description 31
- 238000012545 processing Methods 0.000 claims description 5
- 230000009467 reduction Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 5
- 239000007788 liquid Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 87
- 239000011295 pitch Substances 0.000 description 38
- 239000011229 interlayer Substances 0.000 description 22
- 239000010410 layer Substances 0.000 description 14
- 230000003287 optical effect Effects 0.000 description 13
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 10
- 239000011651 chromium Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 6
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 5
- 229910000423 chromium oxide Inorganic materials 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 240000001973 Ficus microcarpa Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000005405 multipole Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
- G03F1/32—Attenuating PSM [att-PSM], e.g. halftone PSM or PSM having semi-transparent phase shift portion; Preparation thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70058—Mask illumination systems
- G03F7/70125—Use of illumination settings tailored to particular mask patterns
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
- Y10S430/146—Laser beam
Landscapes
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
패턴의 해상도를 향상시킨다.
변형조명에 의한 노광 광을 포토마스크(MK)를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 상기 포토마스크(MK)로서, 마스크 기판(1)상의 하프톤 막(2)의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴의 전사용의 주 개구부(3) 및 상기 하프톤 막(2)의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부(4)가 주기성을 갖는 상태로 배치된 포토마스크(MK)를 이용하도록 하였다.
반도체 웨이퍼, 패턴, 포토마스크, 개구부, 해상, 노광, 전사
Description
도 1은 본 발명의 일실시형태인 반도체 집적회로장치의 주요부 평면도,
도 2의 (a)는 도 1의 반도체 집적회로장치의 패턴을 전사하는데 이용한 포토마스크의 주요부 평면도, (b)는 (a)의 A1 - A1선의 단면도,
도 3은 본 발명의 일실시형태인 반도체 집적회로장치의 주요부 평면도,
도 4의 (a)는 도 3의 반도체 집적회로장치의 패턴을 전사하는데 이용한 포토마스크의 주요부 평면도, (b)는 (a)의 A2 - A2선의 단면도,
도 5의 (a)는 도 4의 포토마스크를 이용한 반도체 집적회로장치의 제조공정중 주요부 평면도, (b)는 (a)의 A3 - A3선의 단면도,
도 6의 (a)는 도 5에 이어지는 반도체 집적회로장치의 제조공정중 주요부 평면도, (b)는 (a)의 A3 - A3선의 단면도,
도 7의 (a)는 도 6에 이어지는 반도체 집적회로장치의 제조공정중 주요부 평면도, (b)는 (a)의 A3 - A3선의 단면도,
도 8의 (a)는 도 7에 이어지는 반도체 집적회로장치의 제조공정중 주요부 평면도, (b)는 (a)의 A3 - A3선의 단면도,
도 9의 (a)는 본 발명의 일실시형태인 CMIS-로직회로를 가지는 반도체 집적 회로장치의 조밀한 영역의 주요부 평면도, (b)는 (a)의 A4 - A4선의 단면도,
도 10의 (a)는 도 9의 반도체 집적회로장치의 패턴 전사용의 마스크의 주요부 평면도, (b)는 (a)의 A5 - A5선의 단면도,
도 11은 본 발명의 일실시형태인 DRAM-로직 혼재회로를 가지는 반도체 집적회로장치의 조밀한 영역의 주요부 평면도,
도 12는 도 11의 A6 - A6선의 단면도,
도 13은 본 발명의 일실시형태인 반도체 집적회로장치의 제조시에 이용한 노광장치의 일예의 설명도,
도 14의 (a)는 도 13의 노광장치의 조명계의 일예로서 4개구 조명의 평면도, (b)는 도 13의 노광장치의 조명계의 다른 일예로서 원형 띠(輪帶)(ring belt)조명의 평면도,
도 15는 본 발명 및 검토예에서의 홀 지름의 초점 어긋남 의존성을 나타내는 그래프 도면,
도 16은 본 발명 및 검토예에서 비(非)조밀한 영역의 홀 지름의 노광량 의존성을 나타내는 그래프 도면,
도 17은 본 발명의 다른 본 실시형태에 관한 포토마스크를 사용해서 형성되는 홀 패턴을 가지는 웨이퍼의 주요부 평면도,
도 18의 (a)는 도 17의 홀 패턴의 형성에 이용한 포토마스크의 일예의 주요부 평면도, (b)는 (a)의 A7 - A7선의 단면도,
도 19는 본 발명의 또 다른 본 실시형태에 관한 포토마스크를 사용해서 형성 되는 홀 패턴을 가지는 웨이퍼의 주요부 평면도,
도 20의 (a)는 도 19의 홀 패턴의 형성에 이용한 포토마스크의 일예의 주요부 평면도, (b)는 (a)의 A8 - A8선의 단면도,
도 21은 본 발명의 일실시형태에서의 포토마스크상의 패턴의 배치방법을 설명하는 설명도,
도 22의 (a)는 도 21의 배치방법에 따라 패턴이 배치된 포토마스크의 주요부 평면도, (b)는 (a)의 A9 - A9선의 단면도,
도 23은 본 발명의 다른 본 실시형태에 관한 포토마스크를 사용해서 형성되는 홀 패턴을 가지는 웨이퍼의 주요부 평면도,
도 24의 (a)는 도 23의 홀 패턴의 형성에 이용한 포토마스크의 일예의 주요부 평면도, (b), (c)는 패턴 배치가 조밀한 경우와 비(非)조밀한 경우에서의 주 개구부(3)의 보정을 나타내는 설명도,
도 25는 본 발명의 또 다른 본 실시형태에 관한 포토마스크를 사용해서 형성되는 홀 패턴을 가지는 웨이퍼의 주요부 평면도,
도 26은 도 25의 홀 패턴의 형성에 이용한 포토마스크의 일예의 주요부 평면도,
도 27은 도 25의 홀 패턴을 전사할 때 이용한 노광장치의 조명계의 일예의 평면도이다.
본 발명은 반도체 집적회로장치의 제조방법에 관한 것으로서, 특히 반도체 집적회로장치의 제조공정에 있어서, 반도체 웨이퍼(이하, 간단히 웨이퍼라 한다)에 포토마스크(이하, 간단히 마스크라 한다)를 이용해서 소정의 패턴을 전사하는 포토리소그래피(이하, 간단히 리소그래피라 한다)에 적용하는 유효한 기술에 관한 것이다.
반도체 집적회로장치의 제조에 있어서는, 미세 패턴을 웨이퍼상에 전사하는 방법으로서, 리소그래피 기술이 이용된다. 리소그래피 기술에 있어서는, 주로 투영 노광장치가 이용되고, 투영 노광장치에 장착한 마스크의 패턴을 웨이퍼상에 전사하여 디바이스 패턴을 형성한다.
이 리소그래피 기술에 대해서는, 예컨대 일본특허공개 평11-135402호 공보에 기재가 있고, 마스크에 있어서 메모리 디바이스의 콘택트 홀을 형성하기 위한 주 개구부의 주위에 해상되지 않을 정도의 보조 개구부를 배치하고, 노광처리시에 변형조명 등을 이용하는 기술이 개시되어 있다.
그러나, 상기 리소그래피 기술에서는, 이하의 과제가 있는 것을 본 발명자는 발견하였다.
즉, 패턴의 미세화가 진행됨에 따라 초점깊이 마진이 감소하고, 패턴의 해상도가 저하하는 문제가 있다. 또한, 같은 층(同層)에 패턴이 드물게 배치되는 비(非)조밀한 영역과, 패턴이 밀집해서 배치되는 조밀한 영역이 존재하는 경우에, 그 비(非)조밀한 영역과 조밀한 영역에서 패턴 칫수에 차이가 생겨 버린다는 문제가 있다. 또, 비(非)조밀한 영역과 조밀한 영역과의 경계에 존재하는 패턴의 칫수 정밀도가 열화하는 경우가 있다.
본 발명의 목적은, 패턴의 해상도를 향상시킬수 있는 기술을 제공하는데 있다.
또한, 본 발명의 목적은, 비(非)조밀한 영역과 조밀한 영역과의 패턴의 칫수 차이를 저감할 수 있는 기술을 제공하는데 있다.
또, 본 발명의 목적은, 비(非)조밀한 영역과 조밀한 영역과의 경계에 존재하는 패턴의 칫수 정밀도를 향상시킬수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명은, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 상기 포토마스크로서, 마스크 기판상의 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부가 주기성을 갖는 상태로 배치된 포토마스크를 이용하는 것이다.
또, 본 발명은, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 상기 포토마스크로서, 마스크 기판상의 차광막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부가 주기성을 갖는 상태로 배치된 포토마스크를 이용하여, 상기 주 개구부중 소정의 주 개구부, 상기 보조 개구부중 소정의 보조 개구부 또는 그 양쪽에 근접효과 보정을 가한 것이다.
또, 본 발명은, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 상기 포토마스크로서, 마스크 기판상의 차광막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부가 주기성을 갖는 상태로 배치되고, 상기 보조 개구부의 배치영역을 상기 주 개구부를 기준으로 해서 상기 소정 패턴의 피치의 정수배의 길이로 확장된 영역으로 하는 포토마스크를 이용하는 것이다.
또, 본 발명은, 상기 반도체 웨이퍼의 소정의 영역내의 같은 층에는, 상기 소정의 패턴이 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 조밀하게 배치된 조밀한 영역이 존재하는 것이다.
본원 발명을 상세하게 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
1. 마스크(광학 마스크): 마스크 기판상에 광을 차광하는 패턴이나 광의 위상을 변화시키는 패턴을 형성한 것이다. 실제 칫수의 수배의 패턴이 형성된 레티클(reticle)도 포함한다. 마스크 기판상은, 마스크 기판의 상면, 마스크 기판 의 상면에 근접한 내부영역 또는 상공(上空) 영역을 포함한다(상면에 근접한 다른 기판상에 배치하여도 된다). 마스크의 제1 주면은, 상기 광을 차폐하는 패턴이나 광의 위상을 변화시키는 패턴이 형성된 패턴 면(面)이고, 마스크의 제2 주면은 제1 주면과는 반대측의 면을 말한다. 통상의 마스크(바이너리 마스크)는, 기판상에 광을 차광하는 패턴과, 광을 투과하는 패턴으로 마스크 패턴을 형성한 일반적인 포토마스크를 말한다.
2. 주 개구부: 마스크상의 개구 패턴 등의 집적회로 패턴으로 실제로 웨이퍼에 전사되는 디바이스의 패턴에 대응하고 있는 것이다.
3. 보조 개구부: 일반적으로 웨이퍼상에 투영될 때, 그 개구 패턴에 대응하는 독립한 상(像)을 형성하지 않는 마스크상의 개구 패턴을 말한다.
4. 하프톤 영역, 하프톤 막: 그 자체로 포토 레지스트막을 감광시키지 않을 정도의 낮은 광투과율을 갖는 영역 또는 막으로서, 동위상과 역위상(반전)의 구별이 있다. 일반적으로, 광투과율은 3%~15%이지만, 차광영역 등을 병용함으로써 20% 이상의 고투과율 하프톤 영역 또는 막도 가능하다.
5.「광 투과영역」,「광 투과패턴」,「투명영역」,「투명막」 또는「투명」이라고 말할 때는, 그 영역내에 조사되는 노광 광중 60% 이상을 투과시키는 광학특 성을 가지는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다. 한편, 「차광영역」,「차광 패턴」,「차광막」 또는「차광」이라고 말할 때는, 그 영역내에 조사되는 노광 광중 40% 미만을 투과시키는 광학특성을 가지는 것을 나타낸다. 일반적으로 수%에서 30% 미만의 것(거의 0%의 광투과율(전형적으로는 1% 이하))가 사용된다. 기능적으로는, 하프톤 영역보다도 낮은 광투과율을 갖는 영역으로 정의할 수 있다.
자외광: 반도체 분야에서는 400㎚ 전후에서 단파장으로 50㎚ 이하 정도까지의 전자파를 말하지만, 300㎚보다 긴 파장을 근(近)자외영역, 그 이하의 단파장 영역을 원(遠)자외영역이라 부르며, 200㎚ 이하를 특별히 진공 자외영역이라 말한다. 광원으로서는 수은 아크램프 등의 i선(파장:365㎚), KrF 엑시머 레이저(파장:248㎚), ArF(파장:193㎚) 및 F2(파장:157㎚) 엑시머 레이저 등이 있다.
7. 웨이퍼 또는 반도체 기판은, 반도체 집적회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 평면 원형의 모양), 사파이어 기판, 유리 기판, 그 이외의 절연, 반절연 또는 반도체 기판 등 및 그들의 복합적 기판을 말한다. 또, 본원에 있어서, 반도체 집적회로장치라고 말할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판상에 작성되는 것 이외에, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Thin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등 이외의 절연성 기판상에 작성되는 것 등도 포함하는 것으로 한다.
8. 스캐닝 노광: 세밀한 슬릿 형태의 노광 벨트(belt)를, 반도체 웨이퍼와 포토마스크(또는 레티클, 본원에서 포토마스크라 말할 때는 레티클도 포함하는 넓은 개념을 나타낸다)에 대해서, 슬릿의 길이 방향과 직교하는 방향으로(경사져 이동해도 된다) 상대적으로 연속 이동(주사)시킴으로써, 포토마스크상의 회로 패턴을 반도체 웨이퍼상의 소망의 부분에 전사하는 노광방법.
9. 스텝ㆍ앤드ㆍ스캔 노광: 상기 스캐닝 노광과 스테핑 노광을 조합하여 웨이퍼상의 노광해야 할 부분의 전체를 노광하는 방법으로서, 상기 스캐닝 노광의 하위 개념에 해당한다.
10. 스텝ㆍ앤드ㆍ리피트 노광: 마스크상의 회로 패턴의 투영상에 대해서 웨이퍼를 반복하여 스텝함으로써, 마스크상의 회로 패턴을 웨이퍼상의 소망의 부분에 전사하는 노광방법.
11. 통상 조명은, 비변형조명으로서, 광강도 분포가 비교적 균일한 조명을 말한다.
12. 변형조명은, 중앙부의 조도를 내린 조명으로서, 경사(inclined)조명, 원형 띠 조명, 4중극조명, 5중극조명 등의 다중극조명 또는 그것과 등가인 동공(pupil) 필터에 의한 초해상도 기술을 포함한다.
13. 해상도: 패턴 칫수는 투영렌즈의 개구수 NA(Numerical Aperture)와 노광 파장 λ로 규격화하여 표현할 수 있다. 해상도(R)는, R = K1ㆍλ/NA로 표현되므로 환산하여 이용하면 된다. 단, 초점깊이(D)도 D = K2ㆍλ/(NA)2로 표현되므로, 초점 깊이는 다르다. K1, K2는 정수.
14. 전사 패턴: 마스크에 의해 웨이퍼상에 전사된 패턴으로서, 구체적으로는 상기 포토레지스트 패턴 및 포토레지스트 패턴을 마스크로 하여 실제로 형성된 웨이퍼상의 패턴을 말한다.
15. 포토레지스트 패턴은, 감광성의 유기막을 리소그래피의 수법에 의해, 패터닝한 막 패턴을 말한다. 또, 이 패턴에는 해당 부분에 관해서 전혀 개구하지 않는 단순한 레지스트막을 포함한다.
16. 홀 패턴: 웨이퍼상에서 노광 파장과 같은 정도 또는 그 이하의 2차원적 칫수를 가지는 콘택트 홀, 스루 홀 등의 미세 패턴. 일반적으로는 마스크상에서는 정사각형 또는 그것에 가까운 직사각형 혹은 팔각형 등의 형상이지만, 웨이퍼상에서는 원형에 가깝게 되는 것이 많다.
17. 라인 패턴: 소정의 방향으로 연장되는 벨트 형태의 패턴 부분을 가지는 배선 등의 패턴.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또, 이하의 실시형태에 있어서, 요소의 수 등(갯수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이 상이나 이하라도 된다.
또한, 이하의 실시형태에 있어서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수인 것으로 생각되는 경우 등을 제외하고, 필수가 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 같다.
또, 실시형태를 설명하기 위해 전체 도면에 있어서 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
또, 본 실시형태의 설명에 이용하는 도면에 있어서 마스크 또는 그 데이터를 모식적으로 나타내는 평면도에서도 도면을 알기 쉽게 하기 위해, 하프톤 영역(또는 막) 및 소망의 패턴에 해칭을 붙인다.
이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다.
(실시형태 1)
반도체 집적회로장치의 제조에 있어서는, 홀 패턴의 형성시에, 같은 층에 비(非)조밀한 영역과 조밀한 영역이 존재하는 결과, 미세화에 따른 노광 마진이 저하하는 경우가 있다.
그래서, 본 실시형태에서는, 예컨대 다음과 같이 하였다. 마스크상에 있어서, 홀 패턴 전사용의 주 개구부와, 그 주위의 그 자체로 해상되지 않는 보조 개구부를 서로 교차하는 가상선의 교점에 배치한다. 또, 마스크상의 주 개구부 및 보조 개구부를 마스크상의 하프톤 막의 일부가 제거되어 형성한다. 다시, 노광시의 조명으로서, 주기성을 갖는 패턴에서의 유용성을 갖는 변형조명을 이용한다. 이것에 의해, 비(非)조밀한 영역 및 조밀한 영역의 양쪽에서 초점깊이 및 노광 공차(allowance)를 향상시킬수 있으므로, 패턴의 해상도를 향상시키는 것이 가능해진다. 또, 하프톤 막을 이용함으로써, 초점 어긋남에 기인하는 칫수 변동을 저감할 수 있다. 또, 패턴의 비조밀과 조밀에 기인하는 패턴의 칫수 차이를 저감할 수 있다. 또 다시, 차광막을 이용한 마스크의 경우, 소정의 노광량에 대해서 마스크의 보조 개구부가 웨이퍼에 해상해 버리는 경우가 있지만, 하프톤 막을 이용함으로써, 마스크의 보조 개구부가 웨이퍼에 해상되지 않도록 할 수 있다.
도 1은, 웨이퍼(W)상의 조밀한 영역에서의 홀 패턴(해칭을 붙인다)(H)의 평면 배치의 일예를 나타내고 있다. 홀 패턴(H)은 가상선(Xw, Yw)의 교점에 배치되어 있다. 가상선(Xw, Yw)은 서로 직교하고 있다. 가상선(Xw, Yw)의 피치(Dwx, Dwy)는 서로 같고, 쌍방 모두 집적회로 패턴의 피치와 같은 피치가 되도록 배치되어 있다.
도 2는, 도 1의 홀 패턴을 전사하기 위한 마스크(MK)의 일예를 나타내고 있다. 도 2의 (a)는 마스크(MK)의 주요부 평면도, (b)는 (a)의 A1 - A1선의 단면도를 나타내고 있다. 이 마스크(MK)는, 예컨대 실제 칫수의 1~10배 정도의 칫수의 집적회로 패턴의 원래 도면을, 축소 투영광학계 등을 통해서 웨이퍼에 전사하기 위한 레티클이다. 이 마스크(MK)의 마스크 기판(1)은, 예컨대 평면 사각형으로 형성된 두께 6㎜정도의 투명한 합성석영 유리기판 등으로 이루어진다. 마스크 기판(1)의 주면상에는 하프톤 막(해칭을 붙인다)(2)이 퇴적되어 있다. 그리고, 그 하프톤 막(2)의 일부가 제거되어 주 개구부(3) 및 보조 개구부(4)가 형성되어 있다. 이 주 개구부(3) 및 보조 개구부(4)는, 가상선(제1 , 제2 가상선)(Xm, Ym)의 교점에 배치되어 있고, 전체적으로 주기성을 갖는 상태로 규칙적으로 배치되어 있다. 가상선(Xm, Ym)은 서로 직교하고 있다. 가상선(Xm, Ym)의 피치(Dmx, Dmy)는 서로 같고, 상기 웨이퍼상에서의 가상선(Xm, Ym)의 피치(Dwx, Dwy)의 1~10배 정도로 된다. 주 개구부(3)는 상기 홀 패턴(H)을 전사하기 위한 개구 패턴이다. 보조 개구부(4)는, 웨이퍼상에는 해상되지 않는 개구 패턴이고, 그 평면 칫수는 주 개구부(3)의 평면 칫수보다도 상대적으로 작게 되어 있다. 이와 같은 주 개구부(3) 및 보조 개구부(4)를 투과한 광과, 하프톤 막(2)을 투과한 광은, 위상이 180도 반전하도록 되어 있다. 이 마스크(MK)를 이용한 노광시에는 노광 광원에 변형조명을 이용한다. 노광 방법은 상기한 스캐닝 노광, 스텝ㆍ앤드ㆍ스캔 노광 또는 스텝ㆍ앤드ㆍ리피트 노광의 어느 것이라도 된다.
도 3은, 웨이퍼(W)상에서의 비(非)조밀과 조밀이 혼재하는 홀 패턴의 평면 배치를 예시하고 있다. 예컨대 DRAM(Dynamic Random Access Memory) 등과 같은 메모리 회로와 논리회로를 혼재하는 반도체 집적회로장치나 CMIS(Complementary MIS)-로직을 가지는 반도체 집적회로장치 등에서는, 같은 층의 홀 패턴에 비(非)조밀한 영역과 조밀한 영역이 혼재하는 경우가 있다. 도 3은, 그것을 예시하고 있다. 도 3의 좌측은 홀 패턴(H)이 밀집 배치된 조밀한 영역, 도 3의 우측은 홀 패턴(H)이 드문 비(非)조밀한 영역을 나타내고 있다. 홀 패턴(H)의 배치 조건은 상기한 것과 같다. 홀 패턴(H)의 평면 칫수는, 예컨대 16×0.16㎛ 정도이다. 홀 패턴(H)의 피치(즉, 가상선(Xw, Yw)의 피치(Dwx, Dwy))는, 예컨대 0.32㎛ 정도이다.
도 4는, 도 3의 홀 패턴(H)을 전사하기 위한 마스크(MK)를 예시하고 있다. 도 4의 (a)는 마스크(MK)의 주요부 평면도, (b)는 (a)의 A2 - A2선의 단면도를 나타내고 있다. 하프톤 막(2)의 광투과율은, 예컨대 3%~20%, 7%~20% 또는 10%~20%로 하였다. 본 실시형태에서는 예컨대 7%로 하였다. 주 개구부(3)는 상기와 같이 홀 패턴(H)을 전사하기 위한 개구 패턴이다. 보조 개구부(4)는 주 개구부(3)의 주위의 가상선(Xm, Ym)의 교점에 그 중심이 겹쳐지도록 배치되어 있다. 본 실시형태에서는 노광시에 광강도를 증가시키기 위해, 비(非)조밀과 조밀한 양쪽 영역의 주 개구부(3)의 칫수에 정(正)의 바이어스를 걸고 있고, 그 웨이퍼상에서 환산에서의 칫수는, 예컨대 200㎚×200㎚ 정도로 하였다. 또, 보조 개구부(4)는 노광시에 해상되지 않을 정도로 하기 위해, 예컨대 140㎚×140㎚ 정도로 하였다.
다음에, 도 4의 마스크(MK)를 이용한 반도체 집적회로장치의 제조방법의 일예를 도 5~도 8에 의해 설명한다. 도 5~도 8의 (b)는, 각 도면 (a)의 A3 - A3선의 단면도이다. 또, 여기에서는 홀 패턴으로서, 예컨대 콘택트 홀을 형성하는 경우에 대해서 설명한다.
우선, 도 5에 나타내는 바와 같이, 웨이퍼(W)는 예컨대 실리콘 단결정으로 이루어지고, 그 주면(소자가 형성된 소자형성면)상에는, 예컨대 산화실리콘 등으로 이루어지는 층간절연막(5)이 퇴적되어 있다. 이 층간절연막(5)상에는 포토 레지스트막(6)이 퇴적되어 있다. 이와 같은 웨이퍼(W)에 대해서, 도 4의 마스크(MK)를 이 용해서 노광처리를 시행한다. 이때, 노광 광원으로 변형조명을 이용한다. 이것에 의해, 마스크(MK)의 패턴(주 개구부의 패턴)을 포토 레지스트막(6)으로 전사한다.
계속해서, 웨이퍼(W)에 대해서 현상처리 등을 시행함으로써, 도 6에 나타내는 바와 같이, 포토레지스트 패턴(6A)을 형성한다. 포토레지스트 패턴(6A)은 콘택트 홀 형성영역은 포토 레지스트막(6)이 제거되어 층간절연막(5)의 상면 일부가 노출되고, 그 이외는 덮여지도록 형성되어 있다. 또, 포토레지스트 패턴(6A)에 있어서 층간절연막(5)이 노출되는 콘택트 홀 형성영역의 평면 형상은, 예컨대 거의 원형 형태로 되어 있다.
그 후, 이 포토레지스트 패턴(6A)을 에칭 마스크로 하여, 웨이퍼(W)에 대해서 에칭처리를 시행한다. 이것에 의해, 도 7에 나타내는 바와 같이, 포토레지스트 패턴(6A)에서 노출하는 층간절연막(5)을 제거하고, 상기 비(非)조밀과 조밀한 양 영역의 층간절연막(5)에 콘택트 홀(CH)을 천공한다. 그 후, 포토레지스트 패턴(6A)을 도 8에 나타내는 바와 같이 제거한다. 콘택트 홀(CH)의 저부에서는 웨이퍼(W)의 주면 또는 웨이퍼(W)의 주면상에 형성된 게이트 전극 상면의 일부가 노출되어 있다. 콘택트 홀(CH)의 평면 형상은, 예컨대 거의 원형 형태로 되어 있다. 또, 웨이퍼(W)는 최종적으로, 예컨대 평면 사각형상의 반도체 칩으로 분할된다.
도 9는, CMIS-로직회로를 가지는 반도체 집적회로장치의 조밀한 영역의 구체적 예를 예시하고 있다. 도 9의 (a)는 반도체 집적회로장치의 주요부 평면도, (b)는 (a)의 A4 - A4선의 단면도를 나타내고 있다.
웨이퍼(W)의 주면에서 소정의 깊이에는, p웰(PWL) 및 n웰이 형성되어 있다. 또, 웨이퍼(W)의 주면에는, 복수의 활성영역(L)과 그것을 둘러싸는 분리영역(S)이 형성되어 있다. 활성영역(L)에는 nMIS(Qn) 및 pMIS(Qp)가 형성되어 있다. 또, 분리영역(S)은, 예컨대 홈형으로 되어 있다(트렌치 아이솔레이션). 단, 분리영역(S)은, 홈형에 한정되는 것이 아니고, 예컨대 LOCOS(Local Oxidization of Silicon)법을 이용한 필드 절연막으로 형성하여도 된다.
이 웨이퍼(W)의 주면상에는 도 9의 상하방향으로 연장되는 복수의 배선(7)이 평행하게 배치되어 있다. 배선(7)은, 예컨대 저저항 폴리실리콘의 단체막, 저저항 폴리실리콘상에 코발트 실리사이드 등과 같은 실리사이드막이 퇴적된 폴리사이드막 또는 저저항 폴리실리콘상에 질화 텅스텐 등과 같은 베리어막을 통해서 텅스텐 등과 같은 금속막을 퇴적하게 되는 폴리메탈막으로 이루어진다. 서로 인접하는 배선(7)의 피치는, 예컨대 0.32㎛ 정도이다. 이 배선(7)에 있어서, 활성영역(L)과 평면적으로 겹치는 부분이 nMIS(Qn) 및 pMIS(Qp)의 게이트 전극(G)으로 되어 있다. 게이트 폭은, 예컨대 0.1㎛ 정도이다. 또, 배선(7)에 있어서, 분리영역(S)과 평면적으로 겹치는 일부분에는 다른 부분보다도 폭이 넓은 영역이 형성되어 있다. 한편, 활성영역(L)에 있어서, 배선(7)과 평면적으로 겹치는 부분이 nMIS(Qn) 및 pMIS(Qp)의 채널영역으로 되어 있다. 또, 활성영역(L)에 있어서, 게이트 전극(G)의 양측은 소스ㆍ드레인용의 한쌍의 반도체 영역(8)으로 되어 있다. nMIS(Qn) 의 반도체 영역(8)에는, 예컨대 인 또는 비소가 도입되고, pMIS(Qp)의 반도체 영역(8)에는, 예컨대 붕소가 도입되어 있다. 또, 게이트 전극(G) 하면과 웨이퍼(W) 주면과의 사이에는 게이트 절연막(9)이 개재되어 있다. 게이트 절연막(9)은, 예컨대 산화실 리콘막, 질화실리콘막과의 적층막 또는 고유전체막 등으로 이루어진다.
이와 같은 웨이퍼(W)의 주면상에는, 예컨대 산화실리콘으로 이루어지는 층간절연막(5a)이 퇴적되어 있다. 이 층간절연막(5a)에는 복수의 콘택트 홀(CH)(CH1, CH2)이 배치되어 있다. 콘택트 홀(CH1)의 저면에서는 반도체 영역(8)의 상면이 노출되어 있다. 이 콘택트 홀(CH1)은, 가상선(Xw, Yw)의 교점에 그 중심이 겹쳐지도록 배치되어 있다. 한편, 콘택트 홀(CH2)의 저면에서는 배선(7)의 폭 넓은 영역의 상면이 노출되어 있다. 이 콘택트 홀(CH2)은 가상선(Xw, Yw)의 교점에는 배치되어 있지 않고, 그 교점에 대해서 도 9의 횡방향(가상선(Xw)의 연장방향)으로 반피치 엇갈린 위치, 즉 도 9의 횡방향으로 서로 인접하는 교점과 교점과의 중간 위치에 배치되어 있다. 또, 도 9의 (b)의 파선은, 제1층 배선(10A)을 나타내고 있다. 제1층 배선(10A)은, 예컨대 알루미늄, 알루미늄 합금, 텅스텐 또는 동(銅) 등과 같은 금속막으로 이루어지고, 콘택트 홀(CH)(CH1, CH2)을 통해서 반도체 영역(8) 또는 배선(7)과 전기적으로 접속된다.
도 10은, 도 9의 콘택트 홀(CH)을 전사하기 위한 마스크(MK)를 예시하고 있다. 도 10의 (a)는 마스크(MK)의 주요부 평면도, (b)는 (a)의 A5 - A5선의 단면도를 나타내고 있다.
주 개구부(제1 개구부)(3a)(3)는, 상기 콘택트 홀(CH1)을 전사하기 위한 개구 패턴이고, 가상선(Xm, Ym)의 교점에 그 중심이 겹쳐지도록 마스크(MK)에 배치되어 있다. 또, 주 개구부(제2 개구부)(3b)(3)는, 상기 콘택트 홀(CH2)을 전사하기 위한 개구 패턴이다. 이 주 개구부(3b)는, 가상선(Xm, Ym)의 교점상에는 배치되어 있지 않고, 그 교점에 대해서 도 10의 횡방향(가상선(Xm)의 연장방향)으로 반피치 엇갈린 위치, 즉 도 10의 횡방향으로 서로 인접하는 교점과 교점과의 중간 위치에 배치되어 있다. 주 개구부(3a, 3b)의 평면 칫수는 모두 같고, 상기 주 개구부(3)의 평면 칫수와 동일하다.
한편, 보조 개구부(제1 보조 개구부)(4a)(4)는, 가상선(Xm, Ym)의 교점에 그 중심이 겹쳐지도록 마스크(MK)에 배치되어 있다. 또, 보조 개구부(제2 보조 개구부)(4b)(4)는, 가상선(Xm, Ym)의 교점상에는 배치되어 있지 않고, 그 교점에 대해서 도 10의 횡방향(가상선(Xm)의 연장방향)으로 반피치 엇갈린 위치, 즉 도 10의 횡방향으로 서로 인접하는 교점과 교점과의 중간 위치에 배치되어 있다. 보조 개구부(4a, 4b)의 평면 칫수는 모두 같고, 상기 보조 개구부(4)의 평면 칫수와 동일하다.
이 변형예로서, 주 개구부(3)나 보조 개구부(4)를 가상선(Ym)의 연장방향으로 반피치 엇갈린 위치, 즉 도 10의 종방향으로 서로 인접하는 교점과 교점과의 중간 위치에 배치하는 경우를 예시할 수 있다.
도 11 및 도 12는, DRAM-로직 혼재회로를 가지는 반도체 집적회로장치의 조밀한 영역의 구체적 예를 나타내고 있다. 도 11은 당해 반도체 집적회로장치의 주요부 평면도, 도 12는 도 11의 A6 - A6선의 단면도를 나타내고 있다.
웨이퍼(W)는, 예컨대 p형의 실리콘 단결정으로 이루어진다. 웨이퍼(W)에 형성된 p웰(PWL)에 DRAM의 메모리셀이 형성되어 있다. 메모리셀이 형성된 영역(메모리 어레이)의 p웰(PWL)은, 웨이퍼(W)를 구성하는 반도체 기판의 다른 영역에 형성 된 입출력 회로 등에서 노이즈가 침입하는 것을 방지하기 위해, 그 하부에 형성된 n형 반도체 영역(11)에 의해 상기 반도체 기판에서 전기적으로 분리되어 있다.
메모리셀은, 메모리셀 선택용 MISFET(Qs)의 상부에 정보축적용 용량소자(C)를 배치한 스택드 구조로 구성되어 있다. 메모리셀 선택용 MISFET(Qs)는 nMIS로 구성되고, p웰(PWL)의 활성영역(L)내에 형성되어 있다. 활성영역(L)은, 도 11의 X 방향(상기 가상선(Xw)의 연장방향에 상당)을 따라 똑바르게 연장되는 가늘고 긴 섬 모양의 패턴으로 구성되어 있고, 각각의 활성영역(L)에는 소스, 드레인의 한쪽(반도체 영역(8))을 서로 공유하는 메모리셀 선택용 MISFET(Qs)가 X 방향으로 인접하여 2개 형성되어 있다.
활성영역(L)을 둘러싸는 분리영역(S)은, p웰(PWL)에 개공한 얕은 홈에 산화실리콘막 등으로 이루어지는 절연막을 매립하여 형성한 홈형의 소자분리부(트렌치 아이솔레이션)에 의해 구성되어 있다. 이 홈형의 소자분리영역(S)에 매립된 절연막은, 그 표면이 평탄화되어 있다. 이와 같은 홈형의 소자분리영역(S)은, 활성영역(L)의 단부에 버즈 비크(bird's beak)가 불가능하므로, LOCOS(Local Oxidization of Silicon: 선택산화)법으로 형성된 동일한 칫수의 분리영역(필드 산화막)에 비해 활성영역(L)의 실효적인 면적을 크게 할 수 있다.
메모리셀 선택용 MISFET(Qs)는, 주로 게이트 절연막(9), 게이트 전극(G) 및 소스, 드레인을 구성하는 한쌍의 n형 반도체 영역(8, 8)에 의해 구성되어 있다. 게이트 전극(G)은 워드선(WL)과 일체로 구성되어 있고, 동일한 폭, 동일한 스페이스로 Y방향(상기 가상선(Yw)의 연장방향에 상당)에 따라 직선적으로 연장하고 있다. 게이트 전극(G)(워드선(WL))은, 예컨대 상기 폴리 메탈구조로 형성되어 있다. 폴리 메탈구조의 게이트 전극(G)(워드선(WL))은, 다결정 실리콘막이나 폴리사이드막으로 구성된 게이트 전극에 비해 전기저항이 낮으므로, 워드선의 신호 지연을 저감할 수 있다. 단, 게이트 전극(G)을, 다결정 실리콘막의 단체막으로 구성하여도 되고, 상기 폴리사이드 구조로 하여도 된다.
메모리셀 선택용 MISFET(Qs)의 게이트 전극(G)(워드선(WL))의 상부에는 질화실리콘막 등으로 이루어지는 캡 절연막(14)이 형성되어 있고, 이 캡 절연막(14)의 상부 및 측벽과 게이트 전극(G)(워드선(WL))의 측벽에는, 예컨대 질화실리콘막으로 이루어지는 절연막(15)이 형성되어 있다. 메모리 어레이의 캡 절연막(14)과 절연막(15)은, 메모리셀 선택용 MISFET(Qs)의 소스, 드레인(n형의 반도체 영역(8, 8))의 상부에, 게이트 전극(G)에 대해서 셀프 얼라인(자기정합)으로 콘택트 홀(CH3)(CH)을 형성할 때의 에칭 스톱퍼로서 사용된다.
메모리셀 선택용 MISFET(Qs)상에는, 층간절연막(5b)이 형성되어 있다. 또, 층간절연막(5b)의 더 위에는 2층의 산화실리콘 등으로 이루어지는 층간절연막(5c, 5d)이 형성되어 있고, 상층의 층간절연막(5d)은, 그 표면이 평탄화되어 있다. 메모리셀 선택용 MISFET(Qs)의 소스, 드레인을 구성하는 한쌍의 n형 반도체 영역(8, 9)의 상부에는 층간절연막(5d, 5c, 5b)을 관통하는 콘택트 홀(CH3)(CH)이 형성되어 있다. 콘택트 홀(CH3)의 평면적인 배치는 상기한 배치 조건에 따르고 있다. 또, 콘택트 홀(CH3)을 형성할 때 이용하는 마스크 구조도 상기한 것과 동일하다. 또, 콘택트 홀(CH3)의 형성방법도, 상기한 콘택트 홀(CH)의 형성방법과 동일하므로 설명 을 생략한다. 이와 같은 콘택트 홀(CH3)의 내부에는, 예컨대 인(P)을 도프한 저저항의 다결정 실리콘막으로 구성된 플러그(16a)가 매립되어 있다. 콘택트 홀(CH3)의 저부의 X 방향의 칫수는 대향하는 2개의 게이트 전극(G)(워드선(WL))의 한쪽의 측벽의 절연막(15)과 다른쪽의 측벽의 절연막(15)과의 스페이스에 의해 규정되어 있다. 즉, 콘택트 홀(CH3)은 게이트 전극(G)(워드선(WL))에 대해서 셀프 얼라인으로 형성되어 있다.
콘택트 홀(CH3, CH3)중, 한쪽의 콘택트 홀(CH3)의 Y 방향(도 11의 상하방향)의 칫수는, 활성영역(L)의 Y 방향의 칫수와 거의 동일하다. 이것에 대해서, 또 다른 한쪽의 콘택트 홀(CH3)(2개의 메모리셀 선택용 MISFET(Qs)에 의해 공유된 n형의 반도체 영역(8)상의 콘택트 홀)의 Y 방향의 지름은, 활성영역(L)의 Y 방향의 칫수보다도 크다. 즉, 그 콘택트 홀(CH3)은, Y 방향의 지름이 X 방향(도 11의 좌우방향)의 지름보다도 큰 거의 직사각형의 평면 패턴으로 구성되어 있고, 그 일부는 활성영역(L)에서 벗어나 홈형의 분리영역(S)상에 평면적으로 연장되어 있다. 콘택트 홀(CH3)을 이와 같은 패턴으로 구성함으로써, 콘택트 홀(CH3)을 통해서 비트선(BL)과 n형의 반도체 영역(8)을 전기적으로 접속할 때, 비트선(BL)의 폭을 일부에서 굵게하여 활성영역(L)의 상부까지 연장하거나 활성영역(L)의 일부를 비트선(BL) 방향으로 연장하거나 하지 않아도 되므로, 메모리셀 사이즈를 축소하는 것이 가능해진다.
절연막(5d)상에는 절연막(5e)이 퇴적되어 있다. 콘택트 홀(CH3)상의 절연막(5e)에는 스루홀(TH1)이 형성되어 있고, 그 내부에는 하층에서 차례대로 Ti( 티탄)막, TiN(질화티탄)막 및 W막을 적층한 도전막으로 이루어지는 플러그가 매립되어 있다. 스루홀(TH1)은, 활성영역(L)에서 벗어나 홈형의 분리영역(S)의 상방에 배치되어 있다. 이 스루홀(TH1)의 평면적인 배치는 상기한 콘택트 홀(CH)의 배치 조건과 동일하다. 또, 스루홀(TH1)을 형성할 때 이용하는 마스크의 구조도 상기한 콘택트 홀(CH) 형성용의 마스크와 동일한 구조로 되어 있다. 또, 스루홀(TH1)의 형성방법도 상기한 콘택트 홀(CH)의 형성방법과 동일하므로 설명을 생략한다.
층간절연막(5e)상에는 비트선(BL)이 형성되어 있다. 비트선(BL)은 홈형의 소자분리영역(S)의 상방에 배치되어 있고, 동일한 폭, 동일한 스페이스로 X 방향에 따라 직선적으로 연장되어 있다. 비트선(BL)은, 예컨대 텅스텐막으로 구성되어 있고, 상기 스루홀(TH1) 및 그 하부의 층간절연막(5e, 5d, 5c, 5b) 및 게이트 절연막(9)에 형성된 콘택트 홀(CH3)을 통해서 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 한쪽(2개의 메모리셀 선택용 MISFET(Qs)에 의해 공유된 n형 반도체 영역(8))과 전기적으로 접속되어 있다.
비트선(BL)상에는, 예컨대 산화실리콘으로 이루어지는 층간절연막(5f, 5g)이 형성되어 있다. 상층의 층간절연막(5g)은, 그 평면이 평탄화되어 있다. 메모리셀 어레이의 층간절연막(5g)상에는 질화실리콘 등으로 이루어지는 층간절연막(5h)이 형성되어 있고, 그 위에는 정보축적용 용량소자(C)가 형성되어 있다. 정보축적용 용량소자(C)는, 하부전극(축적전극)(17a)과 상부전극(플레이트 전극)(17b)과 그들의 사이에 설치된 Ta2O5(산화탄탈) 등으로 이루어지는 용량절연막(유전체막)(17c)에 의해 구성되어 있다. 하부전극(17a)은, 예컨대 P(인)가 도프된 저저항 다결정 실리콘막으로 이루어지고, 상부전극(17b)은, 예컨대 TiN막으로 이루어진다. 정보축적용 용량소자(C)의 하부전극(17a)은, 절연막(5h) 및 그 하층의 절연막(5g, 5f, 5e)을 관통하는 스루홀(TH2)내에 매립된 플러그(16b)를 통해서 스루홀(TH3)내의 플러그(16a)와 전기적으로 접속되고, 또 이 플러그(16a)를 통해서 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 다른쪽(반도체 영역(8))과 전기적으로 접속되어 있다.
정보축적용 용량소자(C)의 상부에는, 2층의 산화실리콘 등으로 이루어지는 층간절연막(5i)이 형성되고, 또 그 상부에는 2층 배선(10B)이 형성되어 있다. 이 2층배선(10B)상에는 2층의 산화실리콘 등으로 이루어지는 층간절연막(5j, 5k)이 형성되어 있다. 층간절연막(5k)상에는 제3층 배선(10C)이 형성되어 있다. 제2, 제3층 배선(10B, 10C)은, 예컨대 Al(알루미늄) 합금을 주체로 하는 도전막으로 구성되어 있다.
다음에, 본 실시형태에서 이용한 노광장치의 일예를 도 13 및 도 14에 따라 설명한다.
노광장치(20)의 노광조건은, 예컨대 다음과 같다. 즉, 노광 광원(20a)의 노광 광에는, 예컨대 KrF 엑시머 레이저광(노광파장 λ= 248㎚)을 이용하였다. 단, 노광 광은, 상기한 것에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 파장이 193㎚인 ArF 엑시머 레이저나 파장이 157㎚인 F2 레이저를 이용하여도 된다. 광학렌즈의 개구수(NA)는, 예컨대 0.6으로 하였다. 노광방법은, 예컨대 상기한 스캐닝 노광, 스텝ㆍ앤드ㆍ스캔 노광 또는 스텝ㆍ앤드ㆍ리피트 노광으로 하였다.
노광 광원(20a)에서 발사되는 광은, 플라이아이렌즈(fly-eye lens)(20b), 애퍼처(aperture)(20c), 콘덴서렌즈(condenser lens)(20d1, 20d2) 및 미러(20e)를 통해서 마스크(MK)를 조명한다. 광학조건중, 애퍼처(20c)의 개구부의 형상을 도 14의 변형조명의 형상으로 조정하였다. 이와 같이 변형조명을 이용하고, 상기 구조의 마스크를 이용함으로써, 상기 비(非)조밀한 영역 및 조밀한 영역의 양쪽에서 초점 심도 및 노광 공차를 향상시킬수 있으므로, 해상도를 향상시킬수 있다. 또, 초점 어긋남에 대한 칫수 변동 및 패턴의 비(非)조밀과 조밀에 기인하는 패턴 칫수차이를 저감할 수 있다. 또한, 소정의 노광량에 대해서, 마스크상의 보조 개구부상에 해상하지 않도록 할 수 있다. 도 14의 (a)는 4개구 조명을 나타내고, (b)는 원형 띠 조명을 나타내고 있다. 4개구 조명 및 원형 띠 조명에 있어서, 개구부 중심의 광축에서의 거리(LD)는, 예컨대 0.65 정도이다. 4개구 조명에 있어서 개구부의 반지름은, 예컨대 0.2 정도이다. 거리(LD)의 최적치는, LD = (1/(2D))λ/NA이다. D는, 상기 가상선(Xw, Yw)의 피치(Dwx, Dwy)이다. 예컨대 상기 수치를 상기 수식에 대입하면, LD = (1/2×0.32D)0.248/0.6 = 0.645, 따라서, 약 0.65 정도이다. 여기에서는, Dwx = Dwy이다. 4개구 조명의 경우는, 개구부가 필요하게 되는 종방향ㆍ횡방향의 주기 패턴피치에 최적화되어 있으므로, 노광상태를 양호하게 할 수 있다. 또, 원형 띠 조명의 경우는, 개구부가 필요하게 되는 종방향ㆍ횡방향의 주기 패턴피치에 최적화되어 있는 이외에, 그 이외의 경사방향의 패턴피치에도 대응하고 있으므로 실용적 견지에서 범용성이 있다.
도 13의 마스크(MK)상에는 이물 부착에 의한 패턴전사 불량 등을 방지하기 위한 펠리클(PE)이 설치되어 있다. 마스크(26)상에 묘사된 마스크 패턴은 투영렌즈(20f)를 통해서 시료 기판인 웨이퍼(W)상에 투영된다. 또, 마스크(MK)는, 마스크 위치 제어수단(20g)으로 제어된 마스크 스테이지(20h)상에 얹혀지고, 그 중심과 투영렌즈(20f)의 광축과는 정확하게 위치맞춤이 이루어져 있다. 웨이퍼(W)는, 웨이퍼 스테이지(20i)상에 진공 흡착되어 있다. 웨이퍼 스테이지(20i)는 투영렌즈(20f)의 광축방향, 즉 Z 방향으로 이동 가능한 Z 스테이지(20j)상에 얹혀지고, 또 XY 스테이지(20k)상에 탑재되어 있다. Z 스테이지(20j) 및 XY 스테이지(20k)는, 주 제어계(20m)에서의 제어명령에 따라 각각의 구동수단(20n1, 20n2)에 의해 구동되므로, 소망의 노광위치로 이동 가능하다. 그 위치는 Z 스테이지(20j)에 고정된 미러(20p)의 위치로서, 레이저 측정기(20q)로 정확히 모니터 되어 있다. 또, 웨이퍼(W)(기판(1))의 표면 위치는 통상의 노광장치가 가지는 초점위치 검출수단으로 계측된다. 계측 결과에 따라서 Z 스테이지(20j)를 구동시킴으로써, 웨이퍼(W)의 표면은 항상 투영렌즈(20f)의 결상면과 일치시킬수 있다.
웨이퍼(W)상에 형성된 회로 패턴에 대해서 마스크(MK)상의 회로 패턴을 서로 중첩시켜 노광하는 경우, 웨이퍼(W)상에 형성된 마크 패턴의 위치를 얼라인먼트 검출광학계(20r)를 이용해서 검출하고, 그 검출결과로부터 웨이퍼(W)를 위치 결정하여 서로 중첩시켜 전사한다. 주 제어계(20m)는 네트워크 장치(20s)와 전기적으로 접속되어 있어, 노광장치(20)의 상태의 원격감시 등이 가능하게 되어 있다.
도 15는, 본 발명의 마스크(하프톤 마스크)를 이용한 경우와, 본 발명자가 검토한 마스크(예컨대 상기 일본특허공개 평11-135302호로 대표되는 기술:바이너리 마스크)를 이용한 경우로, 초점깊이 특성(홀 지름의 어긋남 의존성)을 시뮬레이션에 의해 비교한 결과를 나타내고 있다. 또, 광근접효과 보정(OPC)에 대해서는 후술의 다른 실시형태에서 설명한다.
시뮬레이션의 노광강도는 포커스 차이가 영(0)에 있어서, 조밀한 패턴의 전사패턴(홀 패턴)의 직경이, 예컨대 0.16㎛ 정도가 되는 값으로 하였다. 조밀한 패턴에 관해서는, 본 발명의 마스크를 이용한 경우(흑색의 삼각)과 본 발명자가 검토한 마스크를 이용한 경우(흑색의 사각)이 겹쳐져 있고, 쌍방간에서 유의차는 없다. 한펀, 비(非)조밀한 패턴에 관해서는 본 발명의 마스크를 이용한 경우(백색의 삼각)가, 본 발명자가 검토한 마스크를 이용한 경우(백색의 사각)보다도 칫수차이가 약 7㎚ 정도 개선되는 것을 알았다.
또, 도 16은, 노광량에 대한 비(非)조밀한 영역에서의 홀 패턴의 지름의 시뮬레이션 결과를 나타내고 있다. 백색의 삼각 및 사각형의 플롯(plot)은 마스크상의 보조 개구부가 해상하는 것을 나타내고 있다. 보조 개구부가 해상하는가 아닌가의 판정은 마진을 고려하여, 비해상(非解像)하기 위해서는 보조 개구부에서의 노광강도가 해상 노광강도의 80% 이하가 되도록 하였다. 본 발명자가 검토한 기술에서는, 홀 패턴의 직경이 소망의 160㎚ 정도가 되는 노광량에서 마스크의 보조 개구부가 웨이퍼상에 해상되버려 적용할 수 없다. 이것에 대해서, 본 발명의 마스크에서는, 마스크의 보조 개구부가 웨이퍼상에 해상되지 않고, 적용 가능하다는 것을 알았다.
이와 같이, 본 실시형태 1에 의하면, 이하의 효과가 얻어진다.
(1) 노광처리시에, 상기 구조의 마스크를 이용하고, 또 변형조명을 이용함으로써, 패턴의 해상도를 향상시키는 것이 가능해진다.
(2) 노광처리시에, 상기 구조의 마스크를 이용하고, 또 변형조명을 이용함으로써, 비(非)조밀한 영역과 조밀한 영역에서의 패턴의 칫수 차이를 저감하는 것이 가능해진다.
(3) 노광처리시에, 상기 구조의 마스크를 이용하고, 또 변형조명을 이용함으로써, 패턴의 칫수 정밀도를 향사시키는 것이 가능해진다.
(4) 상기 (1)~(3)에 의해, 반도체 집적회로장치의 성능 및 신뢰성을 향상시키는 것이 가능해진다.
(실시형태 2)
상기 구조의 본 발명의 마스크의 경우, 비(非)조밀과 조밀한 패턴간의 칫수 차이가 20㎚ 정도로 크고, 상기 도 3의 홀 패턴(H)을 칫수 정밀도 ±10%로 형성할 수 없는 경우가 있다.
그래서, 본 실시형태에 있어서는, 근접효과 보정을 적용한다. 이 근접효과 보정은, 상기 비(非)조밀한 영역의 홀 패턴을 전사하는 마스크상의 주 개구부, 상기 조밀한 영역의 홀 패턴을 전사하는 마스크상의 주 개구부중 주위에 다른 홀 패턴을 전사하기 위한 주 개구부가 배치되지 않은 주 개구부 또는 그 양쪽의 주 개구부에 대해서 행하는 것이 바람직하다. 그 이외의 구성은 상기 실시형태 1과 동일하다.
도 17은, 본 실시형태에 관한 마스크를 사용해서 형성되는 홀 패턴(H)을 가 지는 웨이퍼의 주요부 평면도를 예시하고, 도 18은 본 실시형태에 관한 홀 패턴(H)의 형성에 이용한 마스크의 일예를 나타내고 있다. 또, 도 18의 (a)는 마스크의 주요부 평면도, (b)는 (a)의 A7 - A7선의 단면도를 나타내고 있다.
웨이퍼(W)상의 가상선(Xw, Yw)의 교점(P1)에 배치된 홀 패턴(H)을 형성하기 위한 마스크(MK)에서의 주 개구부(3)의 OPC치 ΔDopc(Left)는 웨이퍼상의 가상선(Xw, Yw)의 교점(P2, P3, P4)에서의 홀 패턴의 유무에 따라, 각각의 교점(P1, P2, P3, P4)의 상대적 위치에 의해 결정되는 보정치를 적산함으로써 구해진다. 이 예에서는 교점(P2, P3)에 홀 패턴이 배치되어 있지 않고, 각각에 따른 보정치를 적산한다. 도 18의 마스크(MK)의 주 개구부(3a1)는 근접효과 보정 전(前)의 개구 패턴을 나타내고 있고, 주 개구부(3a2)는 근접효과 보정 후(後)의 개구 패턴을 나타내고 있다. 근접효과 보정 후의 주 개구부(3a2)의 칫수는 다른 주 개구부(3)의 칫수보다도 크게 되어 있다.
도 3의 비(非)조밀한 영역의 홀 패턴(H)을 형성하기 위해 도 4의 마스크(MK)의 주 개구부(3)에 근접효과 보정을 적용한 때의 효과를 시뮬레이션으로 구했다. 보조 개구부(4)의 웨이퍼상의 환산의 평면 칫수는, 상기한 바와 같이, 예컨대 140㎚×140㎚ 정도이고, 근접효과 보정 ΔDopc를 각 방향으로, 예컨대 10㎚ 정도로 하고, 주 개구부(3)의 웨이퍼상의 환산의 평면 칫수를, 예컨대 220㎚×220㎚ 정도로 하였다. 그 결과, 상기 도 15의 초점깊이 특성에 나타낸 바와 같이, 패턴의 칫수 정밀도가 ±10%에서 초점깊이가 ±0.3㎛로 되고, 도 3의 비(非)조밀한 영역의 홀 패턴(H)을 전사할 수 있었다. 즉, 본 실시형태에 의하면, 상기 실시형태 1에서 얻어지는 효과 이외에 비(非)조밀한 영역과 조밀한 영역과의 경계에 위치하는 홀 패턴(H)을 칫수 정밀도 ±10%로 형성할 수 있다는 효과가 얻어진다.
변형예로서 마스크(MK)의 하프톤 막(2)을, 예컨대 크롬의 단체막 또는 크롬과 산화크롬과의 적층막으로 이루어지는 차광막으로 대신하는 구조를 예시할 수 있다. 이 경우도, 상기 효과를 얻을 수 있다.
(실시형태 3)
상기 실시형태 2에 있어서는, 마스크의 주 개구부에 대해서 근접효과 보정을 적용하는 경우에 대해서 설명하였지만, 본 실시형태에 있어서는, 상기 실시형태 2와 같은 이유로 마스크의 보조 개구부에 대해서 근접효과 보정을 행하는 경우에 대해서 설명한다.
도 19는, 본 실시형태에 관한 마스크를 사용하여 형성되는 홀 패턴(H)을 가지는 웨이퍼(W)의 주요부 평면도를 예시하고, 도 20은 본 실시형태에 관한 홀 패턴(H)의 형성에 이용한 마스크(MK)의 일예를 나타내고 있다. 또, 도 20의 (a)는 마스크(MK)의 주요부 평면도, (b)는 (a)의 A8 - A8선의 단면도를 나타내고 있다.
여기에서는, 웨이퍼(W)상의 가상선(Xw, Yw)의 교점(P5)에 홀 패턴(H)이 배치되어 있지 않은 경우가 예시되어 있다. 도 20의 마스크(MK)에 있어서, 도 19의 웨이퍼(W)상의 교점(P5)에 대응하는 위치에는 보조 개구부(4a1, 4a2)가 배치된다. 이 보조 개구부(4a1)는 근접효과 보정 전(前)의 개구 패턴을 나타내고, 보조 개구부(4a2)는 근접효과 보정 후(後)의 개구 패턴을 나타내고 있다. 보조 개구부(4a1)에 대한 OPC치 ΔDopc(Left)는, 도 19의 웨이퍼상의 가상선(Xw, Yw)의 교점(P6, P7, P8)에서의 홀 패턴의 유무에 따라, 각각의 교점(P5, P6, P7, P8)의 상대적 위치에 의해 결정되는 보정치를 적산함으로써 구해진다. 이 예에서는 교점(P6, P7)에 홀 패턴이 배치되어 있지 않고, 각각에 따른 보정치를 적산한다. 근접효과 보정 후(後)의 보조 개구부(4a2)의 칫수는 보정 전보다 약간 크게 되어 있다. 이 보정에 의해, 비(非)조밀한 영역에 있어서, 홀 패턴을 형성하기 위한 주 개구부(3)의 주위의 보조 개구부(4)가 크게 되므로, 비(非)조밀과 조밀한 차이를 저감할 수 있다. 또, 조밀한 영역에서의 보조 개구부(4)의 비해상에 대한 마진에 관해서도 조밀한 영역에서의 보조 개구부(4)가 상대적으로 작게 됨으로써 개선될 수 있다.
본 실시형태 3에서도 변형예로서 마스크(MK)의 하프톤 막(2)을, 예컨대 크롬의 단체막 또는 크롬과 산화크롬과의 적층막으로 이루어지는 차광막으로 대신하는 구조로 할 수 있다. 또, 그것과 상기 실시형태 2에서 기술한 변형예를 조합하는 것도 가능하다. 이들의 경우도 상기 효과를 얻을 수 있다.
(실시형태 4)
본 실시형태에 있어서는, 상기 마스크상의 보조 개구부의 배치방법의 일예에 대해서 설명한다.
도 21은 홀 패턴(H)의 설계 데이터를 모식적으로 나타내고 있다. 여기에서는, 비(非)조밀한 영역(도 21의 우측) 및 조밀한 영역(도 21의 좌측)에서의 홀 패턴(H)의 배치를 예시하고 있다. 홀 패턴(H)은, 가상선(Xw, Yw)의 교점에 배치되어 있다.
본 실시형태에 있어서는, 홀 패턴(H)이 배치되어 있는 상기 교점을 둘러싸는 교점을 마스크상의 보조 개구부의 배치영역(B)(망 모양의 해칭을 붙인다)으로 하 고, 이 배치영역(B)내에 있어서, 홀 패턴(H)이 배치되어 있지 않은 상기 교점에 보조 개구부를 배치하는 것으로 하였다. 이 배치영역(B)은 홀 패턴(H)을 패턴 피치의 2배의 길이로 확장시켜 자동적으로 형성되는 영역이다.
도 22는, 상기 배치방법에 의해 작성된 마스크(MK)를 나타내고 있다. 도 22의 (a)는 그 마스크(MK)의 주요부 평면도, (b)는 (a)의 A9 -A9선의 단면도를 나타내고 있다. 상기 홀 패턴(H)을 전사하기 위한 주 개구부(3)의 주위의 가상선(Xm, Ym)의 교점에 주 개구부(3)를 둘러싸도록 보조 개구부(4)가 배치되어 있다.
이와 같이, 보조 개구부(4)의 유효영역을 결정하고, 그곳에 보조 개구부(4)를 배치함으로써, 쓸모없는 보조 개구부(4)를 형성해버리는 것을 방지할 수 있다. 이 때문에, 마스크 제조시에 있어서, 쓸모없는 패턴을 묘화하는 것을 방지할 수 있다. 따라서, 마스크(MK)의 패턴 묘화시간을 단축할 수 있고, 마스크(MK)의 제조시간을 단축할 수 있다. 그 결과, 반도체 집적회로장치의 개발기간이나 제조기간을 단축할 수 있다.
이와 같은 마스크상의 보조 개구부의 배치방법은, 차광막으로서 크롬의 단체막 또는 크롬과 산화크롬과의 적층막 등을 이용하는 마스크에도 적용할 수 있다. 또, 그것과 상기 실시형태 2, 3에서 기술한 변형예를 조합하는 것도 가능하다. 이들의 경우도 상기 효과를 얻을 수 있다.
(실시형태 5)
본 실시형태에 있어서는, 상기 가상선의 배치에 일부 어긋남이 있는 경우에 대해서 설명한다.
도 23은, 복수의 홀 패턴(H)이 배치된 웨이퍼(W)의 주요부 평면도를 나타내고 있다. 웨이퍼(W)의 영역(C, D)에 있어서 가상선(Xw)은 어긋남도 없이 동일한 피치로 배치되어 있다. 그러나, 영역(C)의 가상선(Yw1)과, 영역(D)의 가상선(Yw2)은 간격은 동일하지만, 피치가 서로 반피치 엇갈려 있다.
도 24의 (a)는 상기 도 23의 홀 패턴(H)을 전사하는 경우의 마스크(MK)의 주요부 평면도를 나타내고 있다. 도 24의 (b), (c)는 패턴 배치가 조밀한 경우와 비(非)조밀한 경우에서의 주 개구부(3)의 보정을 나타내는 설명도이다. 이 마스크(MK)의 단면은 상기하고 있는 것과 동일하다. 가상선(Ym1, Ym2)도 반피치 엇갈려 있다.
이 경우, 도 23의 영역(C, D)의 경계 영역에 해당하는 영역에 배치되는 개구부(주 개구부(3)나 보조 개구부(4))에 대해서, 상기 실시형태 2, 3에서 설명한 근접효과 보정을 행하는 것이 바람직하다. 그리고, 그 경계 영역의 개구부에 대한 보정은, 상기 경계영역 이외의 영역에 배치되는 개구부(주 개구부(3)나 보조 개구부(4))에 대한 보정과는 다른 보정량이 되도록 한다. 예컨대 경계 영역에 있는 웨이퍼상의 가상선(Xw, Yw2)의 교점(P9)에 배치된 홀 패턴(H)을 형성하기 위한 마스크(MK)에서의 주 개구부(3)의 OPC치 ΔDopc(edge)는 웨이퍼상의 가상선(Xw, Yw1)의 교점(P10, P11)에서의 홀 패턴의 유무에 따라, 각각의 교점(P9, P10, P11)의 상대적 위치에 의해 결정되는 보정량을 적산함으로써 구해진다. 홀 패턴(H)이 패턴 피치의 절반 정도인 경우(조밀한 배치의 경우), ΔDopc(edge)의 값은 상기 경계 영역 이외의 OPC치보다 작게되는 것이 바람직하다(도 24의 (b)). 또, 홀 패턴(H)의 X 방향의 피치가 큰 경우(비(非)조밀한 배치의 경우)는, ΔDopc(edge)의 값은 상기 경계 영역 이외의 OPC치와 같거나 또는 큰 것이 바람직하다(도 24의 (c)). 보조 개구부(4)에 관해서도 동일하게 OPC치를 결정한다. 또, 도 24의 (a)에서는 1개의 주 개구부(3)에만 보정을 가한 도면을 예시하고 있지만, 실제로는 경계영역(파선으로 둘러싸인 영역)내의 주 개구부(3)나 보조 개구부(4)에 보정을 행한다.
이것에 의해, 상기와 같이 패턴 배치에 어긋남이 있는 경우에도 양호하게 패턴의 전사가 가능해진다. 따라서, 실제의 반도체 집적회로장치의 패턴 전사에 대응하는 것이 가능해진다. 또, 반도체 집적회로장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능해진다.
이와 같은 패턴 어긋남에 대응하는 방법은, 차광막으로서 크롬의 단체막 또는 크롬과 산화크롬과의 적층막 등을 이용하는 마스크에도 적용할 수 있다. 또한, 그것과 상시 실시형태 2~4에서 기술한 변형예를 조합하는 것도 가능하다. 이들의 경우도 상기 효과를 얻을 수 있다.
(실시형태 6)
본 실시형태에 있어서는, 상기 가상선의 종횡의 피치가 다른 경우의 일예를 설명한다.
도 25는, 웨이퍼(W)의 주요부 평면도를 나타내고 있다. 여기에서는, 가상선(Xw, Yw)의 피치(Dwy, Dwx)가 다르고, 피치(Dwx)의 쪽이 피치(Dwy)보다도 긴 경우가 예시되어 있다. 또, 도 26은 그 경우 마스크(MK)의 주요부 평면도를 나타내고 있다. 가상선(Xm, Ym)의 피치(Dmy, Dmx)가 다르고, 피치(Dmx)의 쪽이 피치(Dmy)보다 길게 된다. 또, 도 27은 이 경우에 이용하는 노광장치의 조명계의 일예로서 4 개구 조명이 나타나 있다. 4개구 조명에서의 개구부 중심의 광축에서의 거리(LD)는 상기한 바와 같다. 여기서, 상기 가상선의 피치(Dwx, Dwy)는 종횡 독립으로 결정할 수 있고, 각각의 피치에 따라서 상기 4개구 조명의 개구부 중심의 광축에서의 거리(LDx, LDy)의 최적화를 결정하는 것이 가능하다. 도 27에서는 거리(LDx, LDy)가 다르고, 거리(LDy)의 쪽이 거리(LDx)보다도 길게 되어 있다.
또, 이 경우, 상기 근접효과 보정도 가상선(Xm, Ym)의 종방향과 횡방향에서 독립적으로 행한다. 도 25와 같이, 횡방향의 피치(Dxw)가 크고, 소망의 홀 패턴(H)이 종횡으로 동일한 사이즈인 경우, 종방향의 근접효과 보정치를 횡방향의 근접효과 보정치보다 크게 하는 것이 바람직하다.
이것에 의해, 상기와 같이 가상선의 종횡 피치가 다른 경우에도 양호하게 패턴의 전사가 가능해진다. 따라서, 실제의 반도체 집적회로장치의 패턴 전사에 대응하는 것이 가능해진다. 또, 반도체 집적회로장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능해진다.
이와 같은 가상선의 종횡 피치의 차이에 대응하는 방법은, 차광막으로서 크롬의 단체막 또는 크롬과 산화크롬과의 적층막 등을 이용하는 마스크에도 적용할 수 있다. 또, 그것과 상기 실시형태 2~5에서 기술한 변형예를 조합하는 것도 가능하다. 이들의 경우도 상기 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에 있어서는, DRAM의 메모리셀의 커패시터가 그라운드형인 것을 나타내고 있지만, 이것에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 핀(fin)형의 것에도 적용할 수 있다.
또, 상기 실시형태에 있어서는, 배선 구조가 통상의 배선 구조의 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 예컨대 절연막으로 파여진 홈이나 홀내에 도체막을 매립함으로써 배선이나 플러그를 형성하는, 소위 대머신(damascene) 배선구조의 것에도 적용 가능하다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 CMIS-로직을 가지는 반도체 집적회로장치 또는 DRAM-로직 혼성회로를 가지는 반도체 집적회로장치의 제조에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니고, 예컨대 SRAM(Static Random Access Memory) 또는 플래쉬 메모리(EEPROM; Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 가지는 반도체 집적회로장치, 마이크로 프로세서 등과 같은 논리회로를 가지는 반도체 집적회로장치 혹은 메모리 회로와 논리회로를 동일한 반도체 기판에 설치하고 있는 혼재형의 반도체 집적회로장치의 제조방법에도 적용할 수 있다.
본원에 의해 개시되는 발명중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
(1). 본 발명에 의하면, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패 턴을 전사하는 노광처리시에, 그 포토마스크로서, 마스크 기판상의 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않는 보조 개구부가 주기성을 갖도록 배치된 포토마스크를 이용함에 따라, 소정의 패턴 해상도를 향상시키는 것이 가능해진다.
(2). 본 발명에 의하면, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 그 포토마스크로서, 마스크 기판상의 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않는 보조 개구부가 주기성을 갖도록 배치된 포토마스크를 이용함에 따라, 상기 소정의 패턴이 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 상대적으로 조밀하게 배치된 조밀한 영역에서의 패턴의 칫수 차이를 저감하는 것이 가능해진다.
(3). 본 발명에 의하면, 변형조명에 의한 노광 광을 포토마스크를 통해서 반도체 웨이퍼상의 포토 레지스트막에 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 노광처리시에, 그 포토마스크로서, 마스크 기판상의 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않는 보조 개구부가 주기성을 갖도록 배치된 포토마스크를 이용함에 따라, 상기 소정의 패턴이 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 상대적으로 조밀하게 배치된 조밀한 영역광의 경계에 존재하는 패턴의 칫수 정밀도를 향상시키는 것이 가능해진다.
Claims (40)
- (a) 반도체 웨이퍼상에 포토 레지스트막을 퇴적하는 공정과;(b) 상기 반도체 웨이퍼상의 포토 레지스트막에 포토마스크를 통해서 변형조명에 의한 노광 광을 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 하프톤 막, 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부를 가지며, 상기 주 개구부 및 보조 개구부를 주기성을 갖도록 배치하며,상기 주 개구부 및 보조 개구부를 서로 교차하는 제1, 제2 가상선의 교점에 배치하고,상기 포토마스크 주면의 다른 영역에서 상기 제1, 제2 가상선의 피치 구성이 동일하고, 상기 다른 영역의 위치가 엇갈려 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- (a) 반도체 웨이퍼상에 포토 레지스트막을 퇴적하는 공정과;(b) 상기 반도체 웨이퍼상의 포토 레지스트막에 포토마스크를 통해서 변형조명에 의한 노광 광을 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 하프톤 막, 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 하프톤 막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부를 가지며, 상기 주 개구부 및 보조 개구부를 주기성을 갖도록 배치하며,상기 주 개구부 및 보조 개구부를 서로 교차하는 제1, 제2 가상선의 교점에 배치하고,상기 주 개구부 및 보조 개구부중 제1 주 개구부 및 제1 보조 개구부를, 상기 제1, 제2 가상선의 교점에 배치하고, 상기 주 개구부 및 보조 개구부중 제2 주 개구부 및 제2 보조 개구부를, 상기 제1 가상선의 인접간, 제2 가상선의 인접간 또는 그 양쪽에 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1 항에 있어서,상기 주 개구부중 소정의 주 개구부, 상기 보조 개구부중 소정의 보조 개구부 또는 그 양쪽에 근접효과 보정을 가한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1 항에 있어서,상기 보조 개구부의 배치영역을, 상기 주 개구부를 기준으로 해서, 상기 소정 패턴의 피치의 정수배의 길이로 확장된 영역으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1 항에 있어서,상기 변형조명이 4개구 조명 또는 원형 띠 조명인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1 항에 있어서,상기 반도체 웨이퍼의 소정의 영역내의 같은 층에는, 상기 소정의 패턴이 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 상대적으로 조밀하게 배치된 조밀한 영역이 존재하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1 항에 있어서,상기 소정의 패턴이 홀 패턴인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- (a) 반도체 웨이퍼상에 포토 레지스트막을 퇴적하는 공정과;(b) 상기 반도체 웨이퍼상의 포토 레지스트막에 대해서 포토마스크를 통해서 변형조명에 의한 노광 광을 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 차광막, 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부를 가지며, 상기 주 개구부 및 보조 개구부를 주기성을 갖도록 배치하고,상기 주 개구부중 소정의 주 개구부, 상기 보조 개구부중 소정의 보조 개구부 또는 그 양쪽에 근접효과 보정을 가하며,상기 주 개구부 및 보조 개구부를 서로 교차하는 제1, 제2 가상선의 교점에 배치하고,상기 포토마스크 주면의 다른 영역에서 상기 제1, 제2 가상선의 피치 구성이 동일하고, 상기 다른 영역의 위치가 엇갈려 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- (a) 반도체 웨이퍼상에 포토 레지스트막을 퇴적하는 공정과;(b) 상기 반도체 웨이퍼상의 포토 레지스트막에 대해서 포토마스크를 통해서 변형조명에 의한 노광 광을 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 차광막, 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부를 가지며, 상기 주 개구부 및 보조 개구부를 주기성을 갖도록 배치하고,상기 주 개구부중 소정의 주 개구부, 상기 보조 개구부중 소정의 보조 개구부 또는 그 양쪽에 근접효과 보정을 가하며,상기 주 개구부 및 보조 개구부를 서로 교차하는 제1, 제2 가상선의 교점에 배치하고,상기 주 개구부 및 보조 개구부중 제1 주 개구부 및 제1 보조 개구부를, 상기 제1, 제2 가상선의 교점에 배치하고, 상기 주 개구부 및 보조 개구부중 제2 주 개구부 및 제2 보조 개구부를, 상기 제1 가상선의 인접간, 제2 가상선의 인접간 또는 그 양쪽에 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 12 항에 있어서,상기 보조 개구부의 배치영역을, 상기 주 개구부를 기준으로 해서, 상기 소정 패턴의 피치의 정수배의 길이로 확장된 영역으로 하는 것을 특징으로 하는 반도 체 집적회로장치의 제조방법.
- 제 12 항에 있어서,상기 변형조명이 4개구 조명 또는 원형 띠 조명인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 12 항에 있어서,상기 반도체 웨이퍼의 소정의 영역내의 같은 층에는, 상기 소정의 패턴은 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 상대적으로 조밀하게 배치된 조밀한 영역이 존재하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 12 항에 있어서,상기 소정의 패턴이 홀 패턴인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- (a) 반도체 웨이퍼상에 포토 레지스트막을 퇴적하는 공정과;(b) 상기 반도체 웨이퍼상의 포토 레지스트막에 대해서 포토마스크를 통해서 변형조명에 의한 노광 광을 조사함으로써 상기 반도체 웨이퍼에 소정의 패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 차광막, 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 소정의 패턴을 전사하기 위한 주 개구부 및 상기 차광막의 일부가 제거되어 형성된 개구부로 상기 반도체 웨이퍼상에는 해상되지 않은 보조 개구부를 가지며, 상기 주 개구부 및 보조 개구부를 주기성을 갖도록 배치하고,상기 보조 개구부의 배치영역을, 상기 주 개구부를 기준으로 해서 상기 소정 패턴의 피치의 정수배의 길이로 확장된 영역으로 하며,상기 주 개구부 및 보조 개구부를, 서로 교차하는 제1, 제2 가상선의 교점에 배치하고,상기 주 개구부 및 보조 개구부중 제1 주 개구부 및 제1 보조 개구부를, 상기 제1, 제2 가상선의 교점에 배치하고, 상기 주 개구부 및 보조 개구부중 제2 주 개구부 및 제2 보조 개구부를, 상기 제1 가상선의 인접간, 제2 가상선의 인접간 또는 그 양쪽에 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 삭제
- 제 22 항에 있어서,상기 제1, 제2 가상선의 피치 구성이, 상기 포토마스크 주면의 영역마다 다르게 되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 22 항에 있어서,상기 제1 가상선의 피치와, 상기 제2 가상선의 피치가 다른 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 25 항에 있어서,상기 소정의 패턴을 전사하기 위한 노광처리시에, 상기 제1, 제2 가상선의 피치 구성에 따른 변형조명을 이용하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 삭제
- 제 22 항에 있어서,상기 변형조명이 4개구 조명 또는 원형 띠 조명인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 22 항에 있어서,상기 반도체 웨이퍼의 소정의 영역내의 같은 층에는, 상기 소정의 패턴은 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 소정의 패턴이 상대적으로 조밀하게 배치된 조밀한 영역이 존재하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 22 항에 있어서,상기 소정의 패턴이 홀 패턴인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- (a) 반도체 웨이퍼 상에 포토 레지스트액을 적하(滴下)하여 포토레지스트막을 형성하는 공정,(b) 상기 반도체 웨이퍼 상의 포토 레지스트막에, 축소투영 노광장치를 이용하여 포토마스크를 통해서 변형조명에 의한 노광광을 조사함으로써 상기 반도체 웨이퍼에 집적회로패턴을 전사하는 공정을 가지고,상기 포토마스크는, 마스크 기판, 그 주면에 형성된 하프톤 막, 상기 하프톤 막에 형성된 개구부로서 상기 집적회로패턴을 전사하기 위해 복수의 주 개구부 및 상기 반도체 웨이퍼 상에는 해상(解像)되지 않은 복수의 보조 개구부를 가지며,상기 복수의 주 개구부 중의 복수의 제1 주개구부를, 각각 상기 포토마스크 상의 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 일정한 제1 피치를 가지는 복수의 제1 가상선(假想線)과, 각각 상기 제2 방향으로 연장되고, 상기 제1 방향으로 일정한 제2 피치를 가지는 복수의 제2 가상선과의 교점인 상기 집적회로 패턴에 따른 제1 교점에 배치하고,상기 복수의 보조 개구부 중 복수의 제1 보조 개구부를, 상기 제1 주개구부를 배치한 상기 제1 교점의 주위에 인접한 교점인 상기 제1 주개구부가 배치되어 있지 않은 제2 교점에 배치하고,상기 제1 피치와 상기 제2 피치가 다르며,상기 집적회로패턴을 전사하는 노광처리시에, 상기 제1, 제2의 가상선의 피치구성에 따른 변형조명을 이용하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 31 항에 있어서,상기 복수의 주 개구부 중 상기 복수의 제1 주개구부와는 다른 복수의 제2 주개구부를, 서로 인접하는 2개의 상기 교점 사이에 중점인 상기 집적회로패턴에 따른 제1 중점에 배치하고, 상기 복수의 보조 개구부 중 상기 복수의 제1 보조 개구부와는 다른 복수의 제2 보조 개구부를, 상기 제2 주개구부를 배치한 상기 제1 중점 주위에 인접한 중점인 상기 제2 주개구부가 배치되어 있지 않은 제2 중점에 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 31 항 또는 제 32 항에 있어서,상기 복수의 주개구부 중 소정의 주개구부, 상기 복수의 보조 개구부 중의 소정의 보조 개구부 또는, 그 양쪽에 근접효과 보정을 가한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 31 항 또는 제 32 항에 있어서,상기 복수의 보조 개구부는, 상기 복수의 주 개구부가 배치된 영역의 주변에 배치되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 31 항 또는 제 32 항에 있어서,상기 변형조명이 4 개구 조명 또는 원형 띠 조명인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 31 항 또는 제 32 항에 있어서,상기 반도체 웨이퍼의 소정의 영역 내의 같은 층에는, 상기 집적회로패턴이 상대적으로 드물게 배치된 비(非)조밀한 영역과, 상기 집적회로패턴이 상대적으로 조밀하게 배치된 조밀한 영역이 존재하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 웨이퍼 상의 포토 레지스트막에, 축소투영노광장치를 이용해서 포토마스크를 통해서 변형조명에 의해 자외선 노광광을 조사함으로써 상기 반도체 웨이퍼에 홀 패턴을 전사하는 공정을 가지며,상기 포토마스크는, 상기 자외선 노광광에 대해 투명한 마스크기판, 그 주면에 형성된 하프톤막, 상기 하프톤막에 형성된 개구부로서, 상기 홀패턴을 전사하기 위해 복수의 주 개구부 및 상기 반도체웨이퍼 상에는 해상되지 않은 복수의 보조 개구부를 가지며,상기 복수의 주 개구부 중 복수의 제1 주개구부를, 각각 상기 포토마스크 상의 제1 방향으로 연장하고, 상기 제1 방향과 교차하는 제2 방향으로 일정한 제1 피치를 가지는 복수의 제1 가상선과, 각각 상기 제2 방향으로 연장하고, 상기 제1 방향으로 일정한 제2 피치를 가지는 복수의 제2 가상선과의 교점인 상기 홀 패턴에 따른 제1 교점에 배치하고,상기 복수의 보조 개구부 중 복수의 제1 보조 개구부를, 상기 제1 주개구부를 배치한 상기 제1 교점의 주위에 인접한 교점인 상기 제1 주개구부가 배치되어 있지 않은 제2 교점에 배치하고,상기 제1 피치와 상기 제2 피치가 다르며,상기 홀 패턴을 전사하는 노광처리시에, 상기 제1, 제2의 가상선의 피치구성에 따른 변형조명을 이용하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 37 항에 있어서,상기 변형조명은, 4 개구 조명 또는 원형 띠 조명인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 37 항 또는 제 38 항에 있어서,상기 자외선 노광광은 KrF 엑시머 레이저광인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 37 항 또는 제 38 항에 있어서,상기 자외선 노광광은 ArF 엑시머 레이저광인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000313513A JP3768794B2 (ja) | 2000-10-13 | 2000-10-13 | 半導体集積回路装置の製造方法 |
| JPJP-P-2000-00313513 | 2000-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020029612A KR20020029612A (ko) | 2002-04-19 |
| KR100831445B1 true KR100831445B1 (ko) | 2008-05-21 |
Family
ID=18792919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010062319A KR100831445B1 (ko) | 2000-10-13 | 2001-10-10 | 반도체 집적회로장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6686108B2 (ko) |
| JP (1) | JP3768794B2 (ko) |
| KR (1) | KR100831445B1 (ko) |
| TW (2) | TWI232511B (ko) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3937903B2 (ja) * | 2001-04-24 | 2007-06-27 | キヤノン株式会社 | 露光方法及び装置 |
| EP1384117A2 (en) | 2001-04-24 | 2004-01-28 | Canon Kabushiki Kaisha | Exposure method and apparatus |
| US7233887B2 (en) * | 2002-01-18 | 2007-06-19 | Smith Bruce W | Method of photomask correction and its optimization using localized frequency analysis |
| JP2003287868A (ja) * | 2002-03-27 | 2003-10-10 | Nec Corp | Ｏｐｃマスク並びにレーザリペア装置 |
| EP1357426A3 (en) * | 2002-04-23 | 2005-11-23 | Canon Kabushiki Kaisha | Method for setting mask pattern and its illumination condition |
| JP3984866B2 (ja) | 2002-06-05 | 2007-10-03 | キヤノン株式会社 | 露光方法 |
| JP4235404B2 (ja) * | 2002-06-12 | 2009-03-11 | キヤノン株式会社 | マスクの製造方法 |
| JP4886169B2 (ja) * | 2003-02-21 | 2012-02-29 | キヤノン株式会社 | マスク及びその設計方法、露光方法、並びに、デバイス製造方法 |
| EP1450206B1 (en) * | 2003-02-21 | 2016-04-20 | Canon Kabushiki Kaisha | Mask and its manufacturing method, exposure, and semiconductor device fabrication method |
| JP2006519480A (ja) * | 2003-02-27 | 2006-08-24 | ザ ユニバーシティ オブ ホンコン | 回路性能向上のための多重露光方法 |
| JP2005003996A (ja) * | 2003-06-12 | 2005-01-06 | Toshiba Corp | フォトマスクとフォトマスクの製造方法及びマスクデータ生成方法 |
| JP4591809B2 (ja) * | 2003-06-27 | 2010-12-01 | エルピーダメモリ株式会社 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
| JP4684584B2 (ja) * | 2003-07-23 | 2011-05-18 | キヤノン株式会社 | マスク及びその製造方法、並びに、露光方法 |
| US6905899B2 (en) * | 2003-09-23 | 2005-06-14 | Macronix International Co., Ltd. | Methods for forming a photoresist pattern using an anti-optical proximity effect |
| JP4599048B2 (ja) * | 2003-10-02 | 2010-12-15 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
| KR20050033473A (ko) * | 2003-10-06 | 2005-04-12 | 마츠시타 덴끼 산교 가부시키가이샤 | 포토마스크 및 패턴형성방법 |
| JP4585197B2 (ja) * | 2003-12-22 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | レイアウト設計方法およびフォトマスク |
| JP4229829B2 (ja) | 2003-12-26 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | ホールパターン設計方法、およびフォトマスク |
| US7384725B2 (en) * | 2004-04-02 | 2008-06-10 | Advanced Micro Devices, Inc. | System and method for fabricating contact holes |
| KR100676599B1 (ko) * | 2005-02-28 | 2007-01-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US20060257790A1 (en) * | 2005-05-16 | 2006-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | A semiconductor device structure and methods of manufacturing thereof |
| JP4499616B2 (ja) | 2005-05-31 | 2010-07-07 | 富士通マイクロエレクトロニクス株式会社 | 露光用マスクとその製造方法、及び半導体装置の製造方法 |
| US7749662B2 (en) * | 2005-10-07 | 2010-07-06 | Globalfoundries Inc. | Process margin using discrete assist features |
| JP2007123333A (ja) * | 2005-10-25 | 2007-05-17 | Canon Inc | 露光方法 |
| JP2007140212A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Corp | フォトマスク及び半導体装置の製造方法 |
| JP5103901B2 (ja) * | 2006-01-27 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4352068B2 (ja) * | 2006-09-08 | 2009-10-28 | 株式会社東芝 | 露光方法及び半導体装置の製造方法 |
| JP4814044B2 (ja) * | 2006-10-05 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | パターン設計方法 |
| KR100864169B1 (ko) * | 2007-05-10 | 2008-10-16 | 동부일렉트로닉스 주식회사 | 마스크의 설계방법과 반도체 소자 |
| US8137898B2 (en) * | 2007-07-23 | 2012-03-20 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
| US20090258302A1 (en) * | 2008-04-10 | 2009-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sub-resolution assist feature of a photomask |
| JP5537205B2 (ja) * | 2009-08-31 | 2014-07-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR20130081528A (ko) * | 2012-01-09 | 2013-07-17 | 삼성디스플레이 주식회사 | 증착 마스크 및 이를 이용한 증착 설비 |
| KR20150019695A (ko) * | 2013-08-14 | 2015-02-25 | 삼성디스플레이 주식회사 | 단위 마스크 및 마스크 조립체 |
| KR102417183B1 (ko) * | 2016-02-25 | 2022-07-05 | 삼성전자주식회사 | 적층형 메모리 장치, ｏｐｃ 검증 방법, 적층형 메모리 장치의 레이아웃 디자인 방법, 및 적층형 메모리 장치의 제조 방법 |
| CN110707044B (zh) * | 2018-09-27 | 2022-03-29 | 联华电子股份有限公司 | 形成半导体装置布局的方法 |
| US11817485B2 (en) | 2020-06-23 | 2023-11-14 | Taiwan Semiconductor Manufacturing Company Limited | Self-aligned active regions and passivation layer and methods of making the same |
| US11874595B2 (en) * | 2020-08-27 | 2024-01-16 | Micron Technology, Inc. | Reticle constructions and photo-processing methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10239827A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | フォトマスク |
| JPH11135402A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | フォトマスクおよびフォトマスクを使用した露光方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630129A (en) | 1979-08-21 | 1981-03-26 | Agency Of Ind Science & Technol | Manufacture of photomask |
| JPS5922050A (ja) | 1982-07-28 | 1984-02-04 | Victor Co Of Japan Ltd | ホトマスク |
| EP0980542A4 (en) * | 1998-03-17 | 2006-03-01 | Asml Masktools Bv | METHOD OF FORMING DETAILS OF LINES LESS THAN 0.25 LAMBDA USING HIGH TRANSMISSION MASKS WITH "ATTENUATED" PHASE |
| US6335130B1 (en) * | 2000-05-01 | 2002-01-01 | Asml Masktools Netherlands B.V. | System and method of providing optical proximity correction for features using phase-shifted halftone transparent/semi-transparent features |
-
2000
- 2000-10-13 JP JP2000313513A patent/JP3768794B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-28 US US09/964,341 patent/US6686108B2/en not_active Expired - Lifetime
- 2001-10-08 TW TW090124856A patent/TWI232511B/zh not_active IP Right Cessation
- 2001-10-08 TW TW093101467A patent/TWI248640B/zh not_active IP Right Cessation
- 2001-10-10 KR KR1020010062319A patent/KR100831445B1/ko not_active IP Right Cessation
-
2004
- 2004-01-09 US US10/753,354 patent/US6893801B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10239827A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | フォトマスク |
| JPH11135402A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | フォトマスクおよびフォトマスクを使用した露光方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040142283A1 (en) | 2004-07-22 |
| KR20020029612A (ko) | 2002-04-19 |
| JP3768794B2 (ja) | 2006-04-19 |
| TWI232511B (en) | 2005-05-11 |
| US6893801B2 (en) | 2005-05-17 |
| TWI248640B (en) | 2006-02-01 |
| TW200409219A (en) | 2004-06-01 |
| US20020045134A1 (en) | 2002-04-18 |
| US6686108B2 (en) | 2004-02-03 |
| JP2002122976A (ja) | 2002-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100831445B1 (ko) | 반도체 집적회로장치의 제조방법 | |
| KR100738289B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| JP3983960B2 (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| US6632744B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP2000206667A (ja) | フォトマスク及びフォトマスクを用いた露光方法 | |
| KR100306446B1 (ko) | 마이크로디바이스 및 그 구조부분 | |
| US6828085B2 (en) | Exposure method and device manufacturing method using the same | |
| JP2008172249A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0278216A (ja) | 半導体装置の製造方法 | |
| US5432588A (en) | Semiconductor device and method of making the semiconductor device | |
| KR20060048294A (ko) | 반도체 장치의 제조 방법 | |
| KR0179552B1 (ko) | 콘택홀 제조용 위상반전 마스크 | |
| US20240027890A1 (en) | Reflective mask and method of designing anti-reflection pattern of the same | |
| JP2001250756A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001201844A (ja) | 半導体集積回路装置の製造方法およびフォトマスクの製造方法 | |
| KR100209363B1 (ko) | 반도체소자의 워드선 제조방법 | |
| KR0171944B1 (ko) | 반도체소자의 미세패턴 제조방법 | |
| JP2005129805A (ja) | 半導体装置の製造方法 | |
| JP2001267208A (ja) | 半導体装置の製造方法 | |
| JP2000260705A (ja) | 露光方法ならびにそれを用いたデバイスおよびデバイス製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |