KR100602918B1 - 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법 - Google Patents

반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법 Download PDF

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Abstract

반도체 웨이퍼의 층 표면에 있는 구조물은 전자기 방사를 반사하는 하나 이상의 제 1 표면 영역(8, 9) 및 실질적으로 반사하지 않는 하나 이상의 제 2 표면 영역(10, 11, 12)를 포함한다. 상기 층 표면 상에는 광투과 절연층(13)과 감광층이 형성된다. 전자기 방사는 입사각(θ)으로 감광층을 향하며, 층 표면의 구조물은 횡방향 오프셋을 가지고 감광층에 이미지화된다.

Description

반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법{METHOD FOR THE PRODUCTION OF A SELF-ADJUSTED STRUCTURE ON A SEMICONDUCTOR WAFER}
본 발명은 반도체 웨이퍼 상에 셀프-얼라인 구조물(self-aligned structure)을 제조하는 방법에 관한 것이다.
반도체 기술의 진보에 의해, 매우 높은 집적 밀도를 가진 집적 회로가 제조될 수 있다. 집적 밀도는 VLSI(very large scale integration)로부터 ULSI(ultra large scale integration)를 지나 더 높은 패킹 밀도에 이른다. 단일 반도체 칩의 용량은 수 천 소자로부터 수 십만 소자를 지나 최근에는 수 백만 소자로 증가하고 있다. 예컨대, DRAM(dynamic random access memories) 소자를 고려하면, 큰 집적 밀도에 의해 제조 시에 개별 칩의 용량은 4 Mbit 또는 16 Mbit로부터 256 Mbit 이상에 이를 수 있다.
예컨대 트랜지스터 또는 커패시터와 같은 집적 회로 내의 소자는 점점 더 소형화되어야 하고 집적 회로에 대한 요구 조건에 부합되어야 한다. 집적 회로의 패킹 밀도 증가 및 그에 따른 소자의 소형화는 반도체 프로세스 기술에 대한 큰 요구 조건을 의미한다. 집적 회로의 소자(들)의 제조시에는, 집적 회로에서 다른 소자의 전기적 특성 값 및 특성들이 변동되지 않거나 영향을 받지 않아야 한다는 것을 주의해야 한다. 즉, 소자의 제조는 높은 패킹 밀도와 관련해서 낮은 열 발생 및 낮은 에너지 소비와 더불어 높은 신뢰성 및 제조시의 긴 수명을 가져야 하며, 동시에 소자의 기능에 있어서 질적 저하가 나타나지 않아야 한다. 상기 명세들은 포토리소그래피, 에칭처리, 적층, 이온주입 및 열처리, 즉 반도체 기술의 5가지 중요한 관점에서의 병행 개발 및 개선에 의해 달성될 수 있다고 가정한다.
DRAM 셀 장치를 제조하기 위한 공지된 방법(DE 198 45 058 A1)에서는 기판 내에 서로 평행하게 연장되는 제 1 트렌치들이 형성된다. 상기 제 1 트렌치는 절연 구조물에 의해 채워진다. 상기 제 1 트렌치에 대해 횡으로 연장되는 스트립형 포토레지스트 마스크를 이용한 에칭에 의해, 기판이 절연 구조물에 대해 선택적으로 에칭됨으로써, 홈이 형성된다. 홈의 하부 영역의 면은 커패시터 유전체를 갖는다. 홈의 하부 영역에는 메모리 커패시터의 메모리 노드가 형성된다. 트랜지스터의 상부 소오스/드레인 영역은 2개의 서로 인접한 홈들 사이에 그리고 서로 인접한 절연 구조물들 사이에 배치되며 기판의 메인 표면에 인접하도록 형성된다.
기판 내의 트랜지스터의 하부 소오스/드레인 영역은 이 영역들이 메모리 노드와 전기적으로 접속됨으로써, 트랜지스터 중 하나와 메모리 커패시터 중 하나가 직렬로 접속되어 하나의 메모리 셀을 형성하도록 형성된다. 도전 물질을 마스크를 이용해서 적층하고 패터닝함으로써, 경질 면의 상부에서 절연 구조물에 대해 횡으로 연장된 워드 라인, 및 그것에 인접한 수직 트랜지스터의 게이트 전극이 형성된다. 상기 게이트 전극들은 각각 홈들 중 하나에 배치되고 메모리 노드로부터 전기 절연된다. 상기 워드 라인 위에는 절연층이 형성된다. 재료의 적층 및 에칭백에 의해, 워드 라인의 측벽에 절연 스페이서가 형성된다. 절연 구조물에 대해 평행하게 연장된 스트립형 포토레지스트 마스크에 의해, 상부 소오스/드레인 영역이 노출될 때까지 절연층 및 절연 스페이서들에 대해 선택적으로 에칭이 이루어진다.
공지된 방법에서는 마스크를 사용한 리소그래피 프로세스에서 항상 마스크와, 웨이퍼 상의 구조물의 상대 정렬("오버레이(overlay)")의 문제가 발생한다는 단점이 있다. 따라서, 마스크와 웨이퍼 상의 구조물의 정렬은 소자의 소형화 증가에 따라 더 큰 문제가 된다.
다른 공지된 방법(US 5 935 763)에는 감광성 재료를 기판 상에 마스크 없이 패터닝하는 것이 공지되어 있다. 상기 기판은 상이한 반사 특성을 가진 영역을 갖는다. 평행한 광선 빔은 감광성 재료에 수직으로 방사된다. 이 경우, 입사 광은 반사 영역에서 반사되기 때문에 감광성 재료로 되돌아온다. 이로 인해, 감광성 재료가 기판의 반사 영역 위로 수직으로 노광되고 나중의 현상 단계에 의해 제거됨으로써, 감광성 재료 내에 개구가 형성되고, 상기 개구는 기판의 반사 영역 위에 수직으로 셀프-얼라인된 방식으로 형성된다.
공지된 방법의 단점은 소정 구조물이 수직으로만 기판 내에 도시된 구조물을 통해 수직으로만 감광성 재료 내에 이미지화될 수 있다는 것이다. 따라서, 기판 구조물은 수직으로만 그리고 척도에 맞게 1:1의 척도로 이미지화될 수 있다.
본 발명의 목적은 감광성 재료 내로 기판 구조물의 이미지화가 기판 구조물에 대해 오프셋되게 이루어질 수 있도록, 반도체 웨이퍼 상에 셀프-얼라인 구조물 을 제조하는 방법을 제공하는 것이다.
상기 목적은 청구항 1의 단계들을 구비하는 방법에 의해 달성된다.
반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법에 있어서, 전자기 방사선이 반사되는 하나 이상의 제 1 표면 영역과 전자기 방사선이 거의 완전히 통과하는 하나 이상의 제 2 표면 영역을 가진 반도체 웨이퍼의 층 표면상에 구조물이 형성된다. 적어도 상기 층 표면의 2개의 표면 영역 상에 광투과 절연층이 형성된다. 광투과 절연층 바로 위에 감광층이 형성된다. 평행한 전자기 광선 빔은 감광층의 전체 표면상에 방사된다.
본 발명에 따라 평행한 전자기 광선 빔이 입사각(θ)으로 감광층의 표면에 방사된다. 이 경우, 입사각(θ)은 층 표면의 구조물이 횡방향 오프셋을 가지고 감광층에 이미지화 되도록 정해진다.
이로 인해, 구조물이 반도체 웨이퍼의 층 표면 상에 셀프-얼라인되어, 층 표면의 구조물에 대해 오프셋 되어 감광층 내에 이미지화될 수 있다. 따라서, 이미지화가 영역-팽창 또는 영역-압축 방식(area-extended or -compressed manner)으로 실행될 수 있다.
바람직한 실시예는 청구범위 종속항에 제시된다.
상기 감광층 및 상기 광투과 절연층을 통한 전자기 빔의 경로는 절연층의 굴절율(n1) 및/또는 광투과층의 굴절율(n2) 및/또는 절연층의 두께 및/또는 감광층의 두께에 의해 조절될 수 있다. 이로 인해, 감광층 내에 층 표면의 구조물을 오프셋 되게 형성하는 것은 다수의 파라미터에 의해 조절될 수 있다. 따라서, 감광층 내에 층 표면의 구조물을 이미지화하는 것에 대한 요구 조건에 따라, 하나 또는 다수의 파라미터가 선택되고 변동됨으로써, 구조물의 신속하고 경제적인 이미지화가 이루어질 수 있다. 또한, 파리미터의 변동에 의해 감광층에 층 표면의 구조물을 매우 다양하게 이미지화할 수 있다. 따라서, 층 표면의 구조물이 오프셋될 뿐만 아니라, 예컨대 길이 및/또는 폭이 연장되거나 수축되는 방식으로 감광층에 이미지화될 수도 있다.
층 표면이 평평하게 형성되고 층 표면의 구조물은 거의 척도에 맞게 그리고 간격(a)만큼만 수평으로 평행하게 층 표면에 대해 오프셋되어 감광층에 이미지화될 수도 있다.
이로 인해, 층 표면의 구조물이 거의 척도에 맞게 소정 오프셋(a)을 가지고 형성될 수 있다.
감광층이 적어도 부분적으로 보호 디바이스로 커버되고 입사 전자기 방사선은 상기 보호 디바이스에서 반사되고 및/또는 흡수될 수 있다.
이로 인해, 층 표면의 일부만이 감광층에 이미지화될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1 내지 4는 셀프-얼라인 구조물을 제조하기 위한 제 1 실시예의 개별 단계를 도시한 단면도.
도 5는 도 4에 따라 형성된 셀프-얼라인 구조물의 평면도.
도 6은 층 표면의 구조물의 다른 실시예.
실리콘 기판(1)(도 1)에는 제 1 트렌치(2) 및 제 2 트렌치(3)가 형성된다. 이 경우, 상기 트렌치(2, 3)는 예컨대 HBr/NF3에 의한 플라즈마 에칭 공정에 의해 형성될 수 있다. 상기 트렌치(2, 3)는 예컨대 5 ㎛의 깊이, 100 x 250 nm의 폭 및 100 nm의 상호 간격을 갖는다.
선행 기술에 공지된 바와 같이, 트렌치(2, 3)의 벽에는 도시되지 않은 부가의 층이 적층될 수 있고, 상기 트렌치(2, 3)는 트렌치 내에 적층되는 폴리실리콘 층(4, 5)으로 각각 채워질 수 있다. 상기 폴리실리콘 층(4, 5)상에는 반사 층이 적층된다. 반사 층으로는 금속층(6)이 폴리실리콘 층(5)상에, 그리고 금속층(7)이 폴리실리콘 층(4)상에 적층된다. 실리콘 기판 표면까지 또는 예컨대 도시되지 않은 SiN 층까지 화학적 기계적 폴리싱(CMP)에 의해 편평한 층 표면이 형성된다. 이 경우, 상기 층 표면은 금속층(7, 6)의 반사 표면(8, 9) 및 실리콘 기판(1)의 비반사 표면(10, 11, 12)으로 이루어진다.
상기 CMP 공정은 적층된 금속이 표면(10, 11, 12)상에서만 제거되도록 실시된다. 폴리실리콘 층(4, 5)상에 적층된 금속층(7, 6)은 CMP 공정에 의해 제거되지 않는다.
그리고 나서, 표면 영역(8, 9, 10, 11, 12)으로 이루어진 층 표면에 광투과층(13)이 적층된다. 상기 광투과층(13)은 예컨대 실리콘 산화물 층 또는 불감광성 (photo-insensitive) 폴리머 재료로 이루어진 폴리머 층일 수 있다. 그 다음에, 상기 광투과층(13)상에 감광층이 적층된다. 상기 감광층은 예컨대 레지스트층(14) 또는 1 이상의 감광성 레지스트들로 이루어진 다층 레지스트 시스템일 수 있다.
본 실시예에서 평행한 광선 빔(LB)(도 3)으로서 실시되는 전자기 방사선이 상기 감광성 레지스트층(14) 상으로 입사각(θ)으로 방사된다. 이 경우, 상기 광선 빔(LB)은 경계면에서 꺽이고 감광성 레지스트층(14) 및 광투과층(13)을 통과한다. 상기 표면 영역(10, 11, 12)에 부딪치는 상기 광선 빔(LB)의 성분은 반사되지 않는다. 이에 반해, 반사 표면 영역(8, 9)에 부딪치는 광선 빔(LB)의 성분은 거기서 반사되어 광투과 절연층(13) 및 감광성 레지스트층(14)을 다시 통과한다. 상기 레지스트층(14) 및 절연층(13)은 입사되는 전자기 방사에 대한 가급적 낮은 흡수 계수를 갖는다. 또한, 레지스트층(14)은 그것이 입사 광선 빔(LB)의 제 1 조사 도우즈(irradiation dose)로 그리고 입사 광선 빔(LB)의 반사된 성분의 제 2 조사 도우즈로 조사되는 경우에야 비로서 초과되는 조사 도우즈 임계치를 갖도록 형성된다. 이로 인해, 조사 도우즈 임계치를 초과하는 조사 도우즈로 조사되는 레지스트층(14)의 영역만이 노광된다.
후속하는 현상 단계에 의해, 노광된 레지스트층(14)의 영역이 현상됨으로써 제거된다(도 4). 그리고 나서, 예컨대 에칭 공정에 의해, 레지스트층(14)의 제거된 영역 아래 수직으로 배치된 광투과층(13)의 영역이 제거된다. 광투과 절연층(13)은 후속해서 금속층(6, 7) 그리고 트렌치(3, 2)의 폴리실리콘 층(5, 4)의 이방성 에칭을 위한 하드 마스크로서 사용될 수 있다. 상기 광선 빔(LB)의 입 사각(θ)에 의해 거리(a)에 상응하는, 표면 영역(8, 9, 10, 11, 12)과 층 표면의 구조물 사이의 오프셋이 얻어진다. 표면 영역(8, 9, 10, 11, 12)이 수평으로 나란히 배치됨으로써, 층 표면의 구조물은 거의 척도에 맞게 광선 빔(LB)에 의해 레지스트층(14)내에 이미지화된다.
도 5에는 도 4에 도시된 반도체 웨이퍼의 평면도가 도시된다. 트렌치(2, 3)는 도 1 내지 도 4에서 원통형으로 형성됨으로써, 도 5의 평면도에서는 원형면이 도시된다. 상기 트렌치(2)의 원형 표면은 거리(a)만큼 오프셋된다. A로 표시된 반달형 표면 영역은, 상기 트렌치(2) 위에 수직으로 배치되며 오프셋(a)으로 인해 현상되지 않아서 제거되지 않은 레지스트층(14)(도 1 내지 도 4)의 영역을 나타낸다. 표면 영역 B는, 오프셋(a)으로 인해 에칭된, 트렌치(2)의 전체 표면 횡단면의 부분 영역을 나타낸다. 도 4에 따르면, 표면 영역 B에는 폴리실리콘 층(4)(도 1 내지 도 4)이 나타난다. 또한, 반달형 표면 영역 C에는 실리콘 기판(1)의 표면(11)(도 1 내지 도 4)이 나타난다.
실시예에서 상기 트렌치(2, 3)는 원통형 기둥으로 구현된다. 그러나, 트렌치(2, 3)는 도 5에 따른 평면도에서 타원형, 코너형 또는 임의의 여타의 기하학 구조의 트렌치(2, 3) 표면 형상이 나타나도록 실시될 수도 있다.
제 2 실시예에서, 트렌치(3')(도 6)는 트렌치(2)에 대해 거리 b만큼 수직으로 오프셋된다. 광선 빔(LB)이 입사각(θ)으로 감광성 레지스트층(14)으로 방사되기 때문에, 표면 영역(8, 9, 10, 11, 12)으로 이루어진 층 표면이 도 1 내지 도 5를 참고로 설명된 방법에 따라 레지스트층(14)에 이미지화된다. 트렌치(2)에 대한 트렌치(3')의 수직 오프셋(b)으로 인해, 레지스트층(14)에서 트렌치(2, 3') 사이의 수평 간격(c)이 작아져서 간격(d)을 갖는다. 따라서, 레지스트층(14)에서 층 표면의 구조물이 작게 도시된다. 또한, 금속층(7)의 표면(8) 및/또는 금속층(6)의 표면(9)이 평평하지 않게, 예컨대 계단형으로 실시될 수 있다. 이 경우, 금속층은 예컨대 알루미늄, 크롬, 니켈 또는 금으로 이루어질 수 있다. 텅스텐 규화물로 이루어진 금속 함유 층 또한 금속층(7)으로 실시될 수 있다.
또한, 제조 기술 요건을 고려하여, 광선 빔(LB)이 감광성 레지스트층(14)으로 방사되는 입사각(θ)을 고정적으로 미리 정할 수도 있다. 표면 영역(8, 9, 10, 11, 12)의 층 표면의 구조물의 소정 오프셋은 절연층(13)의 굴절율(n1) 및/또는 감광성 레지스트층(14)의 굴절율(n2) 및/또는 절연층(13)의 층 두께 및/또는 감광성 레지스트층(14)의 층 두께의 적합한 선택에 의해 얻어진다.
상기 광선 빔(LB)의 일부가 보호 디바이스에 의해 흡수되거나 또는 상기 보호 디바이스에서 반사되고 광선 빔(LB)의 나머지 부분은 예컨대 표면 영역(8, 10, 11)(도 1 내지 4; 도 5)에만 부딪치도록, 감광성 레지스트층(14)의 적어도 일부가 상기 보호 디바이스에 의해 커버될 수도 있다. 이로 인해, 층 표면의 구조물의 부분 구조물만이 감광성 레지스트층(14)내에 이미지화될 수 있다.
물론, 감광성 레지스트층(14)에 대한 네거티브 레지스트의 사용에 의해, 표면 영역(8, 9, 10, 11, 12)(도 1 내지 4; 도 5)의 층 표면의 네거티브 구조가 형성될 수 있다.
반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하기 위한 방법에 있어서, 평행한 전자기 광선 빔을 입사각(θ)으로 감광층 상에 방사함으로써, 반도체 웨이퍼의 층 표면상의 구조물이 횡방향 오프셋을 가지고 감광층 내에 이미지화될 수 있다. 이로 인해, 예컨대 메모리 소자에서 커패시터, 예컨대 트렌치 커패시터에 대한 트랜지스터의 싱글엔드 전기접속부(single-ended electrical connection)의 집적 또는 폴디드 전극(folded electrode)의 집적이 이루어질 수 있다.

Claims (8)

  1. 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법에 있어서,
    (a) 전자기 방사선이 반사되는 하나 이상의 제 1 표면 영역(8, 9)과 하나 이상의 제 2 비반사 표면 영역(10, 11, 12)을 가진 반도체 웨이퍼의 층 표면 상에 구조물을 형성하는 단계,
    (b) 적어도 상기 층 표면의 2개의 표면 영역(8, 9, 10, 11, 12) 상에 광투과 절연층(13)을 형성하는 단계,
    (c) 상기 광투과 절연층(13) 상에 감광층을 형성하는 단계,
    (d) 평행한 전자기 광선 빔(LB)을 상기 감광층의 표면 상에 방사하는 단계,
    (e) 상기 감광층을 현상하는 단계를 구비하며,
    상기 평행한 전자기 광선 빔(LB)은 입사각(θ)으로 상기 감광층을 향하고, 상기 입사각(θ)은 상기 층 표면의 구조물이 횡방향 오프셋을 가지고 상기 감광층에 이미지화되도록 미리 규정되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  2. 제 1항에 있어서,
    상기 입사각(θ)은, 상기 절연층(13), 상기 감광층 및 상기 절연층(13)과 상기 감광층의 고정적으로 사전결정된 층 두께에 따라, 그리고 상기 절연층(13) 또는 상기 감광층의 고정적으로 사전결정된 굴절율 n1, n2 및 n1 과 n2 에 따라 설정되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  3. 제 1항에 있어서,
    상기 절연층(13)의 층 두께, 상기 감광층의 층 두께, 상기 절연층(13)의 굴절율(n1) 및 상기 감광층의 굴절율(n2) 중 하나 이상이 고정적으로 사전결정된 입사각(θ)에 대해 설정되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 감광층으로서, 레지스트층(14)을 통과하는 전자기 빔에 대해 낮은 흡수 계수를 가진 상기 레지스트층(14)이 형성되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 감광층의 적어도 일부가 보호 디바이스로 커버되며, 상기 입사 전자기 방사선(LB)이 상기 보호 디바이스에서 반사, 흡수 및 반사와 흡수되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 감광층이, 실리콘 산화물 층으로서 형성되거나 또는 불감광성 폴리머(light-insensitive polymer)로 이루어진 층으로서 형성되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 표면 영역(8, 9)이, 금속층 또는 금속 함유 층의 표면으로서 형성되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
  8. 제 7항에 있어서,
    알루미늄, 구리, 크롬, 니켈 또는 금이 상기 금속으로서 사용되고, 텅스텐 규화물이 상기 금속 함유 층으로 사용되는 것을 특징으로 하는 반도체 웨이퍼 상에 셀프-얼라인 구조물을 제조하는 방법.
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