JP2004538661A - 半導体ウエハーにおける自動位置合わせ構造の製造方法 - Google Patents
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Abstract
Description
本発明は、半導体ウエハーにおける自動位置合わせ構造の製造方法に関するものである。
【0002】
半導体技術の進歩によって、集積度の非常に高い集積回路を製造できる。集積度は、VLSI(very large scale integration)から、ULSI(ultra large scale integration)となり、よりいっそう高い実装度にまで及ぶ。単一半導体チップの容量は、従来はたった数千個の部品であったものが、数十万となり、現在では数百万個の部品に増加している。例えばDRAM(Dynamic Random Access Memories)部品に関しては、製造時の集積度が非常に高いので、単一チップの容量を、従来の4Mビットまたは16Mビットから256Mビット以上にできる。
【0003】
集積回路にある部品(例えば、トランジスタまたはキャパシタ)を、よりいっそう小型化し、集積回路の条件に適合させる必要がある。集積回路の実装密度が上昇し、それに伴って部品が小型化すると、半導体プロセス技術に対する課題が増える。それゆえ、集積回路の素子または部品を製造するときには、電気的特性量と集積回路にある他の部品の特性とが、変化したり、影響を受けたりしないように留意する必要がある。つまり、実装密度が高く、低発熱であり、エネルギー消費の少ない部品の製造を、製造時の高い信頼性および長寿命と共に、部品の機能が品質劣化しないように行う必要がある。ここでは、この条件は、フォトリソグラフィー、エッチングプロセス、堆積、イオン注入、および熱プロセス、つまり、半導体技術の主要な5つの特徴を同時に発展および向上させることによって満たすことができると考えられる。
【0004】
公知のDRAMセル構造の製造方法(ドイツ公開特許第19845058号A1(DE19845058A1))では、相互にほぼ平行に延びる第1トレンチを、基板に生成する。この第1トレンチに、分離構造を充填する。ストライプ状フォトレジストマスクを用いるエッチングにより、基板を分離構造に対して選択的にエッチングする。なお、このストライプ状フォトレジストマスクのストライプは、第1トレンチを横断するように延びている。その結果、窪みが生成される。窪みの下部領域の面に、キャパシタ誘電体を備える。メモリーキャパシタのメモリー結線部を、それぞれ、窪みの下部領域に生成する。トランジスタの上部ソース/ドレイン領域を、隣接する2つの窪みの間、および、隣接する分離構造の間にそれぞれ配置されており、基板の主表面に境を接しているように生成する。
【0005】
基板にあるトランジスタの下部ソース/ドレイン領域は、メモリー結線部と電気接続されているように形成されている。その結果、トランジスタの1つとメモリーキャパシタの1つとが直列に接続されており、メモリーセルが形成される。伝導性物質を堆積し、マスクを用いてパターン化することによって、ワード線を生成する。ワード線は、分離構造を横切って、硬質領域(Hartflaeche)の上側に延びている。また、このワード線に境を接して垂直トランジスタのゲート電極が生成される。ゲート電極は、窪みの1つにそれぞれ配置されており、メモリー結線部からは、電気的に絶縁されている。絶縁層を、ワード線上に生成する。物質を堆積し、エッチバックすることによって、絶縁スペーサを、ワード線の側面に生成する。ストライプが分離構造に対してほぼ平行に延びているストライプ状フォトレジストマスクを用いて、絶縁層とスペーサとに対して選択的に、上部ソース/ドレイン領域が露出するまで、エッチングを行う。
【0006】
この場合、公知の方法の問題は、マスクを用いるリソグラフィープロセス時に、ウエハーにおけるマスクおよび構造の相対的位置合わせ("重ね合わせ")の問題が常に生じる点にある。従って、ウエハーにおけるマスクおよび構造の位置合わせは、部品の小型化が進むと、より深刻な問題となる。
【0007】
基板における感光性物質を、マスクを用いずにパターン化することが、他の公知の方法(米国特許公報第5935763号(US5935763))に開示されている。この場合、基板は、反射性の異なる領域を備えている。この場合、平行な光線束は、感光性物質に対して垂直に投射する。この場合、入射光は、反射領域で反射される。従って、入射光は、感光性物質へ戻るように反射される。その結果、感光性物質は、基板の反射領域において垂直に露光され、後の現像工程で除去される。その結果、感光性物質に開口部が生じる。この開口部は、基板の反射領域に垂直に形成されている。
【0008】
公知の方法の問題は、所望の構造を、基板に示す構造の上に垂直にしか、感光性物質へ投影できない点である。従って、基板構造は、垂直にのみ、また、比率に忠実に1:1の比率でしか投影できない。
【0009】
本発明の目的は、半導体ウエハーにおける自動位置合わせ構造の製造方法を提供することである。この方法では、基板構造を、基板構造に対してオフセットして、感光性物質へ投影できる。
【0010】
上記目的は、特許請求項1に記載の工程を含む方法によって達成される。
【0011】
半導体ウエハーにおける自動位置合わせ構造の製造方法では、少なくとも1つの第1面領域と少なくとも1つの第2面領域とを備える半導体ウエハーの層上面に、構造を形成する。上記第1面領域は、電磁放射線を反射し、上記第2面領域は、電子放射線をほぼ全て透過する。層上面の少なくとも2つの面領域上に、透光性絶縁層を生成する。同じく、この透光性絶縁層上に、感光性層を直接形成する。平行な電磁放射線束を、感光性層の上面全体に投射する。
【0012】
本発明では、平行な電磁放射線束を、感光性層の上面に入射角Θで投射する。この場合、入射角Θは、層表面の構造を横方向にオフセットして感光性層に投影するように予め決定されている。
【0013】
その結果、半導体ウエハーの層上面にある構造を、自動位置合わせし、層上面の構造に対してオフセットして、感光性層に投影できる。従って、面積を拡大または縮小して投影することもできる。
【0014】
好ましい実施形態を、従属請求項に記載する。
【0015】
この場合、感光性層、および、透光性絶縁層を通る電磁放射線の光路は、絶縁層の屈折率n1、および/または、透光性層の屈折率n2、および/または、絶縁層および/または感光性層の層厚によって設定される。その結果、層上面の構造をオフセットして感光性層へ形成することを、複数のパラメータによって設定できる。従って、層上面の構造を感光性層へ投影するときの条件に応じて、1つ以上のパラメータを選択し、変化させることができる。それゆえ、構造の投影を、迅速かつコストをかけずに行える。また、それゆえ、層上面の構造を感光性層へ投影するための多種多様な方法が、パラメータの変更によって可能となる。従って、層上面の構造をオフセットして投影するだけではなく、例えば、長さおよび/または面積を拡大または縮小して、感光性層に投影してもよい。
【0016】
層上面を、平坦に形成し、層上面の構造を、ほぼ比率通りに、層上面に対して間隔aだけ水平かつ平行にオフセットして、感光性層へ投影することもできる。
【0017】
層上面の構造を、ほぼ比率通りに任意のオフセットaで投影することもできる。
【0018】
感光性層を、少なくとも部分的に、保護装置によって被覆し、入射する電磁放射線を、この保護装置により反射および/または吸収することもできる。
【0019】
その結果、層上面の部分領域だけを、感光性層へ投影することができる。
【0020】
以下に、本発明を、実施形態についての図を参照しながら、詳しく説明する。
【0021】
図1〜図4は、自動位置合わせ構造の製造の第1実施例における製造過程の個々の段階を示す図である。図5は、図4で生成した自動位置合わせ構造の平面図である。図6は、層上面の構造のほかの実施例を示す図である。
【0022】
第1トレンチ2、および、第2トレンチ3を、シリコン基板1(図1)に生成する。この場合、トレンチ2,3は、例えばHBr/NF3を用いるプラズマエッチングプロセスによって形成してもよい。トレンチ2,3の深さは、例えば5μmであり、大きさは、100×250nmであり、相互の間隔は、100nmである。
【0023】
従来技術として既に知られているように、トレンチ2,3の壁に、他の層(図示せず)を堆積し、トレンチ2,3に、トレンチに堆積されるポリシリコン層4,5を、それぞれ充填することもできる。ポリシリコン層4,5に、反射層を堆積する。この場合、反射層として、金属層6をポリシリコン層5に堆積し、金属層7をポリシリコン4に堆積する。シリコン基板上面、または、例えばSiN層(ここには図示せず)まで化学機械研磨(CMP)することによって、平坦な層上面を生成する。この場合、層上面は、金属層7,6の各反射層8,9と、シリコン基板1のほぼ非反射性である上面10,11,12とを含んでいる。
【0024】
この場合、CMPプロセスは、上面10,11,12に堆積された金属のみを除去するように行う。ポリシリコン層4,5に堆積された各金属層7,6は、CMP処理によって除去されない。
【0025】
続いて、透光性層13を、面領域8,9,10,11,12を含む層上面に堆積する。この場合、この透光性層13は、例えば酸化シリコン層、または、感光性ポリマー物質からなるポリマー層でもよい。続いて、この透光性層13に、感光性層を堆積する。感光性層は、例えば、レジスト層14、または、1つ以上の感光性レジストを含む多層レジスト構成でもよい。
【0026】
感光性レジスト層14に、電磁放射線を、入射角Θで投射する。なお、この電磁放射線は、実施形態では、平行な光線束LB(図3)として実施されているものである。この場合、光線束LBは、界面で屈折し、感光性レジスト層14と透光性層13とを透過する。面領域10,11,12に入射する光線束LBの部分は、反射されない。これに対して、反射面領域8,9に入射する光線束LBの成分は、その場所で反射され、透光性絶縁層13および感光性レジスト層14を再び通過する。この場合、レジスト層14と絶縁層13との双方の、入射する電磁放射線に対する吸収係数をできるだけ小さくする。さらに、レジスト層14は、以下のように形成されている。レジスト層14には照射量の閾値があり、この閾値を超過するのは、レジスト層14に、入射する光線束LBの第1照射量による照射に加えて少なくとも入射する光線束LBの反射成分の第2照射量による照射が行われるときである。その結果、照射量の閾値を上回る照射量が照射されたレジスト層14の領域のみが感光される。
【0027】
次の現像工程によって、感光されたレジスト層14の領域を、現像でき、その結果、除去できる(図4)。続いて、例えばエッチングプロセスによって、除去されたレジスト層14の領域の垂直下方に配置されている透光性層13の領域を除去する。透光性絶縁層13は、後に、金属層6,7、および、トレンチ3,2のポリシリコン層5,4を異方性エッチングするためのハードマスクとして使用できる。光線束LBの入射角Θによって、面領域8,9,10,11,12を有する層上面の構造を、距離aに相当するだけオフセットできる。面領域8,9,10,11,12を、相互に1つの平面上で隣接するように水平に配置することによって、層上面の構造が、ほぼ比率通りに、光線束LBによって、レジスト層14へ投影される。
【0028】
図5に、図4に示す半導体ウエハーの断面の平面図を示す。図1〜図4のトレンチ2,3は、シリンダーとして設計されているので、図5の平面図では、円形面である。トレンチ2の円形の上面(図1〜図4)は、この場合、距離aだけオフセットされている。Aで示す三日月状の面領域は、レジスト層14(図1〜図4)の領域を示し、この領域は、トレンチ2の垂直上方に配置されており、オフセットaが原因で感光されておらず、除去されていない。面要素Bは、この場合、トレンチ2の面断面全体の部分領域を示し、この領域は、オフセットaが原因でエッチングされている。従って、図4の図面に相当して、面要素Bには、ポリシリコン層4(図1〜図4)の平面図が示されている。さらに、三日月状の面領域Cは、シリコン基板1の上面11(図1〜図4)の図が示されている。
【0029】
実施例では、トレンチ2,3が、シリンダー形の柱として形成されている。当然、トレンチ2,3を、図5の平面図では、トレンチ2,3の上面が、楕円形、角ばった形、または、他の任意の形状面形状で表れるように形成することもできる。
【0030】
第2実施例では、トレンチ3’(図6)が、トレンチ2から距離bだけ垂直にオフセットされている。光線束LBを、感光性レジスト層14へ入射角Θで投射することにより、面領域8,9,10,11,12を含む層上面が、図1〜図5に付いての説明で実施された方法に基づいて、レジスト層14へ投影される。トレンチ2に対するトレンチ3’の垂直なオフセットbにより、レジスト層14におけるトレンチ2とトレンチ3’との間の水平な間隔cが減少し、距離dとなっている。その結果、層上面の構造が、縮小してレジスト層14へ投影される。
【0031】
さらに、金属層7の上面8、および/または、金属層6の上面9を、平坦ではなく、例えば階段状に形成することもできる。この場合、金属層は、例えばアルミニウム、クロム、ニッケルまたは金からなる。シリコン化タングステンからなる金属含有層を、金属層7として実施することもできる。
【0032】
さらに、製造技術的な条件によっては、光線束LBが感光性レジスト層14へ投射される入射角Θを、予め一定に決めておいてもよい。従って、面領域8,9,10,11,12の層上面の構造を、絶縁層13の屈折率n1、および/または、感光性層14の屈折率n2、および/または絶縁層13および/または感光性レジスト層14の層厚を適切に選択することによって、任意にオフセットできる。
【0033】
感光性レジスト層14の少なくとも部分領域を、保護装置によって、以下のように被覆してもよい。すなわち、光線側LBの一部が、この保護装置によって吸収されるか、あるいは、この保護装置によって反射され、光線束LBの残りの部分は、例えば、面領域8,10,11(図1〜図4、図5)にのみ入射するように被覆してもよい。その結果、層上面の構造の部分構造のみを、感光性レジスト層14へ投影することができる。
【0034】
当然、感光性レジスト層14のためにネガレジストを使用することにより、面領域8,9,10,11,12(図1〜図4、図5)の層上面の構造のネガを生成できる。
【0035】
半導体ウエハーにおける自動位置合わせ構造の製造方法では、平行な電磁放射線の放射束を、入射角Θで、垂直にオフセットした半導体ウエハーの層上面に投射することにより、感光性層に投影が行われる。その結果、折り返し電極(gefalteter Elektroden)を集積すること、または、トランジスタの一端をメモリー部品にあるキャパシタ(例えば、トレンチキャパシタ)に電気的に接続することの集積化を行うことができる。
【図面の簡単な説明】
【0036】
【図1】自動位置合わせ構造の製造の第1実施例における製造過程の個々の段階を示す図である。
【図2】自動位置合わせ構造の製造の第1実施例における製造過程の個々の段階を示す図である。
【図3】自動位置合わせ構造の製造の第1実施例における製造過程の個々の段階を示す図である。
【図4】自動位置合わせ構造の製造の第1実施例における製造過程の個々の段階を示す図である。
【図5】図4で生成した自動位置合わせ構造の平面図である。
【図6】層上面の構造のほかの実施例を示す図である。
【符号の説明】
【0037】
1 シリコン基板
2 第1トレンチ
3 第2トレンチ
4,5 ポリシリコン層
6,7 金属層
8,9,10,11,12 層表面の面領域
13 表面
14 レジスト層
LB 光線束
Θ 入射角
A,B,C 面領域
a オフセット
b、c、d 距離
Claims (8)
- (a)電磁放射線を反射する少なくとも1つの第1面領域(8,9)と、ほぼ非反射性である少なくとも1つの第2面領域(10,11,12)とを備える半導体ウエハーの層上面の構造を形成する工程と、
(b)層上面の少なくとも2つの上記面領域(8,9,10,11,12)上に、透光性絶縁層(13)を生成する工程と、
(c)上記透光性絶縁層(13)上に、感光性層を生成する工程と、
(d)上記感光性層の上面に、平行な電磁放射線束(LB)を投射する工程と、
(e)上記感光性層を現像する工程とを含む、半導体ウエハーに自動位置合わせ構造を製造する方法であって、
上記平行な電磁放射線束(LB)を入射角Θで上記感光性層へ方向付け、上記入射角Θを、層上面の構造が横方向にオフセットされて感光性層へ投影されるように、予め決定しておくことを特徴とする方法。 - 上記入射角Θを、予め一定に決められている上記絶縁層(13)および/または上記感光性層の層厚と、予め一定に決められている上記絶縁層(13)および上記感光性層の屈折率n1および/または屈折率n2とに応じて設定することを特徴とする、請求項1に記載の方法。
- 予め一定に決められている入射角Θに対して、上記絶縁層(13)および/または上記感光性層の層厚、および/または、上記絶縁層(13)の屈折率n1、および/または、上記感光性層の屈折率n2を設定することを特徴とする、請求項1に記載の方法。
- 通過する電磁放射線の吸収係数が低いレジスト層(14)を、上記感光性層として形成することを特徴とする、請求項1〜3のいずれか1項に記載の方法。
- 上記感光性層の少なくとも部分面を、保護装置によって被覆し、入射する電磁放射線(LB)を上記保護装置により反射および/または吸収することを特徴とする、請求項1〜4のいずれか1項に記載の方法。
- 上記感光性層を、酸化シリコン層、または、感光性ポリマーからなる層として生成することを特徴とする、請求項1〜5のいずれか1項に記載の方法。
- 上記第1面領域(8,9)を、金属層または金属含有層の上面として形成することを特徴とする、請求項1〜6のいずれか1項に記載の方法。
- 上記金属として、アルミニウム、銅、クロム、ニッケルまたは金を、金属含有層のためには、シリコン化タングステンを使用することを特徴とする、請求項7に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10137830A DE10137830A1 (de) | 2001-08-02 | 2001-08-02 | Verfahren zum Herstellen einer selbstjustierten Struktur auf einem Halbleiter-Wafer |
PCT/DE2002/002651 WO2003017342A2 (de) | 2001-08-02 | 2002-07-18 | Verfahren zum herstellen einer selbstjustierten struktur auf einem halbleiter-wafer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004538661A true JP2004538661A (ja) | 2004-12-24 |
JP3989898B2 JP3989898B2 (ja) | 2007-10-10 |
Family
ID=7694088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003522152A Expired - Fee Related JP3989898B2 (ja) | 2001-08-02 | 2002-07-18 | 半導体ウエハーにおける自動位置合わせ構造の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7041568B2 (ja) |
EP (1) | EP1412969B1 (ja) |
JP (1) | JP3989898B2 (ja) |
KR (1) | KR100602918B1 (ja) |
DE (2) | DE10137830A1 (ja) |
TW (1) | TW567391B (ja) |
WO (1) | WO2003017342A2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7343581B2 (en) * | 2005-06-27 | 2008-03-11 | Tela Innovations, Inc. | Methods for creating primitive constructed standard cells |
US7590968B1 (en) | 2006-03-01 | 2009-09-15 | Tela Innovations, Inc. | Methods for risk-informed chip layout generation |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US8225239B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US7932545B2 (en) | 2006-03-09 | 2011-04-26 | Tela Innovations, Inc. | Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers |
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- 2001-08-02 DE DE10137830A patent/DE10137830A1/de not_active Ceased
-
2002
- 2002-07-18 DE DE50209782T patent/DE50209782D1/de not_active Expired - Lifetime
- 2002-07-18 WO PCT/DE2002/002651 patent/WO2003017342A2/de active IP Right Grant
- 2002-07-18 US US10/485,307 patent/US7041568B2/en not_active Expired - Fee Related
- 2002-07-18 KR KR1020047001186A patent/KR100602918B1/ko not_active IP Right Cessation
- 2002-07-18 EP EP02753028A patent/EP1412969B1/de not_active Expired - Fee Related
- 2002-07-18 JP JP2003522152A patent/JP3989898B2/ja not_active Expired - Fee Related
- 2002-07-29 TW TW091116863A patent/TW567391B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20040030865A (ko) | 2004-04-09 |
US20040259032A1 (en) | 2004-12-23 |
EP1412969A2 (de) | 2004-04-28 |
DE50209782D1 (de) | 2007-05-03 |
WO2003017342A2 (de) | 2003-02-27 |
KR100602918B1 (ko) | 2006-07-19 |
JP3989898B2 (ja) | 2007-10-10 |
US7041568B2 (en) | 2006-05-09 |
DE10137830A1 (de) | 2003-02-27 |
WO2003017342A3 (de) | 2003-06-26 |
TW567391B (en) | 2003-12-21 |
EP1412969B1 (de) | 2007-03-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070123 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
RD02 | Notification of acceptance of power of attorney |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070718 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |