CN102931184A - 半导体结构及其制法 - Google Patents

Abstract

本发明提供一种半导体结构及其制法，该半导体结构包括基板、第一物质层以及第二物质层。基板上定义有沟槽区域，沟槽区域具有两个不相邻的第一区域，以及具有位于两个第一区域之间且与两个第一区域相邻的第二区域。第一物质层设置于基板的沟槽区域以外的区域。第二物质层设置于该第二区域中，第二物质层与第一物质层齐高。

Description

半导体结构及其制法

技术领域

本发明涉及一种半导体结构及其制法，特别是涉及一种在基底上具有两个介电层于同一层结构的半导体结构及其制法。

背景技术

在半导体工艺上，为了将集成电路(integrated circuits)的图案顺利地转移到半导体芯片上，必须先将电路图案设计于一光掩模布局图上，之后依据光掩模布局图所输出的光掩模图案(photomask pattern)来制作光掩模，并且将光掩模上的图案以一定的比例转移到该半导体芯片上，也就是俗称的光刻技术(lithography)。

随着半导体电路的集成层次的快速增加，光刻技术所要求的线宽也从原先的65纳米(nm)演进到45纳米，甚至是更小的32纳米，使得半导体元件间的距离日益缩短。然而，由于光学接近效应(optical proximity effect，OPE)的影响，上述元件的距离在曝光工艺中已面临到其极限。举例来说，为了得到微小尺寸的元件，光掩模的透光区的间隔(pitch)将配合元件尺寸而缩小，但若透光区之间的间隔缩小至特定范围时(曝光波长为1/2或以下时)，通过光掩模的光线会发生绕射的现象，进而影响转移后图案的解析度，使得光致抗蚀剂上的图形产生偏差(deviation)，例如直角转角圆形化(right-angledcorner rounded)、直线末端紧缩(line end shortened)以及直线线宽增加或缩减(line width increase/decrease)等，都是常见的光学接近效应所导致的光致抗蚀剂图案缺陷。

目前发展出一种双重曝光技术，利用两次的曝光工艺来形成所需的图案，可降低光学接近效应的影响。然而，现有的双重曝光技术还有许多问题需要克服。

发明内容

本发明于是提出一种半导体结构及其制法，能避免光学接近效应的影响，而形成所欲形成的图形。

根据实施例，本发明提供一种半导体结构，包括基板、第一物质层以及第二物质层。基板上定义有沟槽区域，沟槽区域具有两个不相邻的第一区域，以及具有位于两个第一区域之间且与两个第一区域相邻的第二区域。第一物质层设置于基板的沟槽区域以外的区域。第二物质层设置于该第二区域中，第二物质层与第一物质层齐高。

根据另一实施例，本发明提供一种形成半导体结构的方法。首先提供基板，基板上定义有沟槽区域，该沟槽区域具有两个不相邻的第一区域，以及第二区域位于该两个第一区域之间且与该两个第一区域相邻。于基板上形成第一物质层，接着移除位于沟槽区域中的第一物质层以形成第一图案化物质层。然后于基板上的第一区域中形成第二图案化物质层，其中第一图案化物质层以及第二图案化物质层齐高。

本发明由于是使用二次曝光的方式来形成特殊的半导体结构，所形成的半导体结构具有的沟槽或条状结构，其可以具有近似于矩形的图形，而避免已知技术中由于光学接近效应所造成的直角转角圆形化情况。

附图说明

图1A、图1B、图2A、图2B、图3A以及图3B所绘示为本发明第一实施例中形成半导体结构的步骤示意图。

图4A、图4B、图5A、图5B、图6A、图6B、图7A以及图7B所绘示为本发明第二实施例中形成半导体结构的步骤示意图。

图8与图9，所绘示为本发明的两实施例中形成半导体结构的步骤示意图。

图10A、图10B、图11A、图11B、图12A、图12B、图13A以及图13B图所绘示为本发明第三实施例中形成半导体结构的步骤示意图。

图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A以及图18B所绘示为本发明第四实施例。

图19所绘示为本发明的实施例中半导体结构的示意图。

附图标记说明

300，400，500，600 基板      312     第二图案化物质层

400b               第四沟槽  312a    第二条状结构

400c               第五沟槽         312b          第三条状结构

301，401，501，601 第一方向         412，512，612 第二物质层

303，403，503，603 第二方向         414，514，614 第二图案化物质层

306，406，506，606 第一图案化物质层 414a          分隔结构

306a               第一条状结构     514b          第二沟槽

406a，606a         第一沟槽         514c          第三沟槽

406b               第二沟槽         614a          第二沟槽

406c               第三沟槽         416，616      第三物质层

506a               分隔结构         618           沟槽区域

308，408，508，608 第二图案化光致抗 620           第一区域

                   蚀剂层

308a，508a，608a   沟槽             622           第二区域

408a               条状结构

具体实施方式

为使本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1A、图1B、图2A、图2B、图3A以及图3B，所绘示为本发明第一实施例中形成半导体结构的步骤示意图，其中图1A、图2A、图3A分别是图1B、图2B、图3B的剖面图，且沿着图1B中的AA’切线所绘制。如图1A以及图1B所示，首先提供基板300。基板300可以包括具有半导体材料的基底，例如是硅基底(silicon substrate)、外延硅基底(epitaxial siliconsubstrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(siliconcarbide substrate)或硅覆绝缘(silicon-on-insulator，SOI)基底，也可以包括具有非半导体材料的基底，例如是玻璃基底(glass substrate)，以在其上形成薄膜晶体管(thin-film-transistor)显示装置，或是熔融石英块(fused quartz)，以在其上形成光掩模。而于另一实施例中，基板300可以包括不同的掺杂区(dopingregion)、一层或多层的介电层(dielectric layer)或多层金属内连线系统(metalinterconnection system)，并具有一个或多个微电子元件设置于其中，例如是互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)或是感光晶体管(photo-diode)等。接着，在基板300上形成第一图案化物质层306，例如是多晶硅(poly-silicon)层。第一图案化物质层306具有多个第一条状结构306a，彼此大体上平行于第一方向301。形成第一图案化物质层306的方式例如是在基板300上先形成第一物质层(图未示)，然后在第一物质层上形成图案化光致抗蚀剂层(图未示)，并以图案化光致抗蚀剂层为掩模进行蚀刻工艺，而形成了第一图案化物质层306。

如图2A与图2B所示，在第一图案化物质层306上形成图案化光致抗蚀剂层308。图案化光致抗蚀剂层308具有沟槽308a，以暴露出部分的第一图案化物质层306。于本发明优选实施例中，沟槽308a延伸于第二方向303，第二方向303与第一方向301大体上垂直。

如图3A与图3B所示，以图案化光致抗蚀剂层308为掩模进行蚀刻工艺，移除沟槽308a所暴露的第一图案化物质层306，而形成第二图案化物质层312。经过蚀刻工艺后，第一图案化物质层306中的条状结构306a会被截断(cut off)，而形成了第二条状结构312a以及第三条状结构312b。第二条状结构312a以及第三条状结构312b具有近似于矩形的图形。透过前述方式，可避免已知技术中由于光学接近效应所造成的直角转角圆形化情况。最后，去除图案化光致抗蚀剂层308。

请参考图4A、图4B、图5A、图5B、图6A、图6B、图7A以及图7B，所绘示为本发明第二实施例中形成半导体结构的步骤示意图，其中图4A、图5A、图6A、图7A分别是图4B、图5B、图6B、图7B的剖面图，且沿着图4B中的BB’切线所绘制。如图4A与图4B所示，首先提供基板400。基板400的实施方式如第一实施例所述，在此不加以赘述。接着在基板400上形成第一图案化物质层406。第一图案化物质层406中具有多个第一沟槽406a，彼此大体上平行于第一方向401。第一图案化物质层406的材料可以包括适合作为硬掩模的材料，例如氮化硅(silicon nitride，SiN)、金属或是应用材料公司提供的进阶图案化薄膜(advanced pattern film，APF)，也可以包括适合作为内层介电层(inter-dielectric layer，ILD)或是金属层间介电层(inter-metaldielectric layer，IMD)的材料，例如二氧化硅(silicon dioxide，SiO₂)。

如图5A与图5B所示，在基板400上全面形成第二物质层412。第二物质层412会至少填满第一图案化物质层406中的第一沟槽406a。于本发明优选实施例中，第二物质层412的材料可以是适合作为硬掩模的材料，例如氮化硅、金属或是进阶图案化薄膜，也可以是适合作为一般内层介电层或是金属层间介电层的材料，例如二氧化硅。值得注意的是，第二物质层412的材料和第一图案化物质层406的材料具有蚀刻选择比。举例来说，第一图案化物质层406可以是化学气相沉积(CVD)的二氧化硅，而第二物质层412可以是旋涂式介电层(spin-on dielectric layer，SOD)，或者，第一图案化物质层406与第二物质层412可以以化学气相沉积方式形成，通过调整碳含量不同与孔洞密度(pore density)以形成蚀刻率不同的介电层。

如图6A与图6B所示，在第二物质层412上形成图案化光致抗蚀剂层408。图案化光致抗蚀剂层408具有至少一条状结构408a，该条状结构408a会延伸于第二方向403，第二方向403与第一方向401大体上垂直。条状结构408a会覆盖在部分的第一沟槽406a的上方。条状结构408具有宽度W2，宽度W2大体上等于曝光机台可在基板400上所形成的临界尺寸(criticaldimension，CD)。

如图7A与图7B所示，以图案化光致抗蚀剂层408为掩模进行蚀刻工艺，移除未被图案化光致抗蚀剂层408覆盖的第二物质层412，而形成了第二图案化物质层414。由于第二物质层412和第一图案化物质层406之间具有蚀刻选择比，故图案化光致抗蚀剂层408的条状结构408a的图案仅被转移到第二物质层412中，使得第二物质层412形成了第二图案化物质层414。如图7A与图7B所示，第二图案化物质层414具有分隔结构(separationstructure)414a，设置第一图案化物质层406的第一沟槽406a中，并将第一沟槽406a分隔(separate)成为第二沟槽406b以及第三沟槽406c。第二沟槽406b以及第三沟槽406c具有近似于矩形的图形(pattern)。而分隔结构414a则同样具有近似于矩形的图形，且此矩形具有宽度W2。透过前述方式，可避免已知技术中，由于光学接近效应所造成的直角转角圆形化情况。最后，去除图案化光致抗蚀剂层408。

请参考图8，所绘示为本发明的实施例中形成半导体结构的步骤示意图。如图8所示，若第一图案化物质层406以及第二图案化物质层414的材料为硬掩模材料时，在进行完图7A以及图7B的步骤后，还可以继续进行蚀刻步骤。例如以第一图案化物质层406以及第二图案化物质层414为掩模，来蚀刻基板400，并在基板400中形成第四沟槽400b以及第五沟槽400c。同样的，第四沟槽400b以及第五沟槽400c具有近似于矩形的图形。

请参考图9，所绘示为本发明的实施例中形成半导体结构的步骤示意图。如图9所示，若第一图案化物质层406以及第二图案化物质层414的材料为介电材料时，在进行完图7A以及图7B的步骤后，可进一步在第二沟槽406b以及第三沟槽406c中形成第三物质层416。例如在基板400上全面形成第三物质层后，再进行平坦化工艺，使得第一图案化物质层406、第二图案化物质层414以及第三物质层416齐高。于本发明优选实施例中，第三物质层416包括导电材料例如金属，且可与基板400中的金属内连线系统(图未示)或者微电子元件(图未示)电性连接。

请参考图10A、图10B、图11A、图11B、图12A、图12B、图13A以及图13B，所绘示为本发明第三实施例中形成半导体结构的步骤示意图，其中图10A、图11A、图12A、图13A分别是图10B、图11B、图12B、图13B的剖面图，且沿着图10B中的CC’切线所绘制。首先提供基板500。基板500的实施方式如第一实施例所述，在此不加以赘述。接着，在基板500上形成第一图案化物质层506。第一图案化物质层506中具有分隔结构506a，延伸于第二方向503并具有宽度W3。宽度W3大体上等于曝光机台可在基板500上所形成的临界尺寸。第一图案化物质层506的材料可以包括适合作为硬掩模的材料，例如氮化硅、金属或是进阶图案化薄膜，也可以包括适合作为内层介电层或是金属层间介电层的材料，例如二氧化硅。

如图11A与图11B所示，在基板500上形成第二物质层512，该第二物质层512与第一图案化物质层506齐高。举例来说，可先在基板500上沉积第二物质层512，然后再进行平坦化工艺，例如化学机械抛光(chemicalmechanical polish，CMP)工艺或是回蚀刻(etching back)工艺，使得第二物质层512与第一图案化物质层506齐高。于本发明优选实施例中，第二物质层512的材料可以是适合作为硬掩模的材料，例如氮化硅或金属或是进阶图案化薄膜，也可以是适合作为一般内层介电层或是金属层间介电层的材料，例如二氧化硅。值得注意的是，第二物质层512的材料会和第一图案化物质层506的材料具有蚀刻选择比。

如图12A与图12B所示，在第一图案化物质层506与第二物质层512上形成图案化光致抗蚀剂层508。图案化光致抗蚀剂层508具有多个沟槽508a。沟槽508a彼此大体上平行于第一方向501。于本发明优选实施例中，第一方向501会大体上垂直于第二方向503。

如图13A与图13B所示，以图案化光致抗蚀剂层508为掩模进行蚀刻工艺，移除未被图案化光致抗蚀剂层508覆盖的第二物质层512，而形成了第二图案化物质层514。由于第二物质层512和第一图案化物质层506之间具有蚀刻选择比，故图案化光致抗蚀剂层508的沟槽508a的图案仅会被转移到第二物质层512中，使得第二物质层512形成了第二图案化物质层514。如图13A以及图13B所示，第二图案化物质层514会包括多个第二沟槽514b以及多个第三沟槽514c，每个第二沟槽514b会对应一个第三沟槽514c，且每个第二沟槽514b和第三沟槽514c会被第一图案化物质层506的分隔结构506a所分隔。值得注意的是，本实施例的第一图案化物质层506的分隔结构506a会连接两组或两组以上的第二沟槽514b和第三沟槽514c。第二沟槽514b以及第三沟槽514c具有近似于矩形的图形。透过前述方式，可避免已知技术中，由于光学接近效应所造成的直角转角圆形化情况。最后，去除图案化光致抗蚀剂层508。

同样的，在另一实施例中，若第一图案化物质层506以及第二图案化物质层514的材料为硬掩模材料时，还可以继续进行蚀刻步骤，并以第一图案化物质层506以及第二图案化物质层514为掩模，来蚀刻基板500，而形成了类似于图8的结构。或者，若第一图案化物质层506以及第二图案化物质层514的材料为介电材料时，可进一步在第二沟槽514b以及第三沟槽514c中形成第三物质层，而得到了类似于图9的结构。

请参考图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A以及图18B，所绘示为本发明第四实施例中形成半导体结构的步骤示意图，其中图14A、图15A、图16A、图17A、图18A分别是图14B、图15B、图16B、图17B、图18B的剖面图，且沿着图14B中的DD’切线所绘制。如图14A以及图14B所示，首先提供基板600。基板600的实施方式如第一实施例，在此不加以赘述。接着，在基板600上形成第一图案化物质层606。第一图案化物质层606中具有多个第一沟槽606a，彼此大体上平行于第一方向601。第一物质层602的材料可以包括适合作为硬掩模的材料，例如氮化硅、金属或是进阶图案化薄膜，也可以包括适合作为内层介电层或是金属层间介电层的材料，例如二氧化硅。

如图15A与图15B所示，在基板600上全面形成第二物质层612。第二物质层612会至少填满第一图案化物质层606中的第一沟槽606a，优选者第二物质层612会覆盖在第一图案化物质层606上，使第一图案化物质层606没有被暴露。于本发明优选实施例中，第二物质层612的材料可以是适合作为硬掩模的材料，例如氮化硅、金属或是进阶图案化薄膜，也可以是适合作为一般内层介电层或是金属层间介电层的材料，例如二氧化硅。本实施例中，第一图案化物质层606可以和第二物质层612不具有蚀刻选择比，意即可以包括相同材料。

如图16A与图16B所示，在第二物质层612上形成图案化光致抗蚀剂层608。图案化光致抗蚀剂层608具有沟槽608a，延伸于第二方向603，第二方向603与第一方向601大体上垂直。

如图17A与图17B所示，以图案化光致抗蚀剂层608为掩模进行蚀刻工艺，移除未被图案化光致抗蚀剂层608覆盖的第二物质层612，而形成了第二图案化物质层614。如图17A与图17B所示，第二图案化物质层614会包括多个第二沟槽614a，其对应设置在第一图案化物质层606中的第一沟槽606a中。

接着，如图18A与图18B所示，在基板600上形成第三物质层616至少填入在第二沟槽614a中。形成第三物质层616的方式例如是化学气相沉积或是外延(epitaxial)工艺。第三物质层616的材料可以是适合作为一般内层介电层或是金属层间介电层的材料，例如二氧化硅，或者是通过外延工艺所生长的硅。最后，进行平坦化工艺，例如化学机械抛光工艺或者回蚀刻工艺，使得第一图案化物质层606、第二图案化物质层614和第三物质层616齐高。如图18A与图18B所示，第一图案化物质层606中具有第一沟槽606a，其内填有第二图案化物质层614以及第三物质层616，其中第三物质层616将第一沟槽606a划分两部分。本实施例的第一沟槽606a中的第二图案化物质层614以及第三物质层616具有近似于矩形的图形。透过前述方式，可避免已知技术中由于光学接近效应所造成的直角转角圆形化情况。

如图18A与图18B所示，本发明提供了一种半导体结构，包括基板600、第一图案化物质层606、第二图案化物质层614以及第三物质层616。基板600上定义有一沟槽区域618，沟槽区域618包括两个第一区域620以及第二区域622，第二区域622位于两个第一区域620之间并与第一区域620相邻。第一图案化物质层606设置于沟槽区域618以外的基板600上。第二图案化物质层614设置于两个第一区域620中。第三物质层616设置于第二区域622中。如图18B所示，在实施例中，第三物质层616仅设置于第二区域622中；而随着工艺方法的不同，如图13B所示，在另一实施例中，第三物质层616(位置类比于第13B中的第一图案化物质层506)还可设置于沟槽区域618以外的区域，例如第三物质层616会连结两个或两个以上的沟槽区域。第一图案化物质层606、第二图案化物质层614以及第三物质层616齐高。于本发明的实施例中，第一图案化物质层606以及第二图案化物质层614包括不同的介电材料，而第三物质层616包括外延硅。于本发明另一实施例中，第一图案化物质层606以及第三图案化物质层616包括不同的介电材料，而第二图案化物质层614包括导电材料(请一并参考图9的实施例)。

此外需注意的是，前述实施例中，沟槽区域618为矩形的区域，但于另一实施例中，沟槽区域618亦可在第二区域622处具有转折。请参考图19，所绘示为本发明的实施例中半导体结构的示意图。如图19所示，沟槽区域618的两个第一区域620为梯形，而第二区域622则为包括有至少一组平行边的多边形。此组平行边之间具有宽度W，且于本发明优选实施例中，宽度W大体上等于曝光机台可在基板600上所形成的临界尺寸。这样的结构亦可透过前述第一实施例至第四实施例的制作方法来形成。

综上所述，本发明由于是使用二次曝光的方式来形成特殊的半导体结构，所形成的半导体结构具有的沟槽或条状结构可以具有近似于矩形的图形，而避免已知技术中由于光学接近效应所造成的直角转角圆形化情况。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种半导体结构，包括：

基板，该基板上定义至少有一沟槽区域，该沟槽区域具有：

两个不相邻的第一区域，以及

第二区域，位于该两个第一区域之间且与该两个第一区域相邻；

第一物质层，设置于该基板的该沟槽区域以外的区域；以及

第二物质层，设置于该第二区域中，该第二物质层与该第一物质层齐高。

2.如权利要求1所述的半导体结构，其中该第一物质层以及该第二物质层包括不同介电材料。

3.如权利要求1所述的半导体结构，其中该第二区域包括一组彼此平行的对边。

4.如权利要求1所述的半导体结构，其中该第二物质层仅设置于该第二区域中。

5.如权利要求1所述的半导体结构，其中该第二物质层还设置于该沟槽区域以外的区域，并延伸至另一沟槽区域的第二区域。

6.如权利要求1所述的半导体结构，其中该两个第一区域为梯形。

7.如权利要求1所述的半导体结构，其中该沟槽区域为矩形。

8.如权利要求1所述的半导体结构，还包括第三物质层，设置于该两个第一区域中，且该第三物质层与该第一物质层以及该第二物质层齐高。

9.如权利要求8所述的半导体结构，其中该第一物质层以及该第三物质层包括不同介电材料，该第二物质层包括外延硅。

10.如权利要求8所述的半导体结构，其中该第一物质层以及该第二物质层包括不同介电材料，该第三物质层包括导电材料。

11.一种形成半导体结构的方法，包括：

提供基板，其中该基板上定义有沟槽区域，该沟槽具有两个不相邻的第一区域，以及具有位于该两个第一区域之间且与该两个第一区域相邻的第二区域；

于该基板上形成第一物质层，接着移除位于该沟槽区域中的该第一物质层以形成第一图案化物质层；以及

于该基板上的该第二区域中形成第二图案化物质层，其中该第一图案化物质层以及该第二图案化物质层齐高。

12.如权利要求11所述的形成半导体结构的方法，其中该第二区域包括一组彼此平行的对边。

13.如权利要求11所述的形成半导体结构的方法，其中该第一图案化物质层以及该第二图案化物质层具有蚀刻选择比。

14.如权利要求11所述的形成半导体结构的方法，其中先形成该第一图案化物质层，再形成该第二图案化物质层。

15.如权利要求11所述的形成半导体结构的方法，其中先形成该第二图案化物质层，再形成该第一图案化物质层。

16.如权利要求11所述的形成半导体结构的方法，在形成该第一图案化物质层以及该第二图案化物质层后，还包括进行蚀刻工艺，以该第一图案化物质层以及该第二图案化物质层为掩模来蚀刻该基板。

17.如权利要求11所述的形成半导体结构的方法，在形成该第一图案化物质层以及该第二图案化物质层后，还包括形成第三物质层于该两个第一区域中，其中该第三物质层与该第一物质层以及该第二物质层齐高。

18.如权利要求17所述的形成半导体结构的方法，其中该第一物质层以及该第二物质层包括不同介电材料，该第三物质层包括导电层。

19.如权利要求11所述的形成半导体结构的方法，在形成该第一图案化物质层后，以及形成该第二图案化物质层之前，还包括形成第三物质层于该两个第一区域中，其中该第三物质层与该第一物质层齐高。

20.如权利要求19所述的形成半导体结构的方法，其中该第一物质层以及该第三物质层包括不同介电材料，该第二物质层包括外延硅。

21.如权利要求11所述的形成半导体结构的方法，其中形成该第一图案化物质层包括使用第一光掩模图形，形成该第二图案化物质层包括使用第二光掩模图形，该第一光掩模图形与该第二光掩模图形垂直。

Images