CN102983067B

CN102983067B - 混合线条的制造方法

Info

Publication number: CN102983067B
Application number: CN201110263770.1A
Authority: CN
Inventors: 唐波; 闫江
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-09-07
Filing date: 2011-09-07
Publication date: 2015-10-14
Anticipated expiration: 2031-09-07
Also published as: CN102983067A

Abstract

本发明提供了一种混合线条的制造方法，包括以下步骤：A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；C、在第一硬掩模层上形成光刻胶掩模图形；D、以第二硬掩模图形和光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形；E、以第一和硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。依照本发明的混合线条制造方法，将同一层次图形按线条大小进行拆分，大线条用普通光学曝光，小线条用电子束曝光，旨在不影响图形质量的前提下大幅缩减曝光时间。同时采用2次硬掩膜方法有效的解决了I线光刻胶和电子束光刻胶相互影响的问题。

Description

混合线条的制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种电子束曝光与普通光学曝光的混合曝光/光刻来制造精细线条的方法。

背景技术

在当前的大规模集成电路生产工艺过程中，需要进行多次光刻。目前普遍采用普通光学曝光，普通光学曝光的优势在于曝光大线条产能高，劣势在于无法曝光精细线条。如I线光源365nm的极限为0.35um，准分子激光光源DUV248nm极限为0.13um，DUV干法193nm极限为65nm，浸没式193极限约为20nm，用传统的光学曝光技术很难实现20nm以下的器件。

因此随着器件尺寸的不断缩小，普通的光学曝光已经无法满足精细线条的曝光需求，光学曝光技术已接近极限，目前电子束曝光和EUV已经成为下一代精细图形曝光的主要竞争者，特别是20nm以下的精细图形需采用电子束或EUV光刻。

然而，对EUV技术而言，仍有若干关键技术需要攻克。相对来说电子束曝光技术比较成熟，优势在于曝光精细线条，同时不需要掩膜版，但存在曝光时间长的缺点，直接导致曝光大图形时产能较低。

如果能同时发挥电子束和普通光学曝光的优势，避开各自的劣势，实现同一层次大线条用普通光学曝光小线条用电子束曝光，将有效的提升产能降低成本。

为此，需要提供一种高效低成本的混合曝光方法。

发明内容

因此，本发明需要解决的技术问题就在于克服现有曝光技术中精度与产能相互牵制的缺点，有效提升产能降低成本的同时仍然能保持高精细度。

本发明提供了一种混合线条的制造方法，包括以下步骤：A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；C、在第一硬掩模层上形成光刻胶掩模图形；D、以第二硬掩模图形和光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形；E、以第一硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。

其中，步骤A还包括在底层与材料层之间形成垫层。

其中，步骤B包括在第二硬掩模层上形成第一光刻胶、采用第一光源对第一光刻胶曝光显影以形成第一光刻胶图形、以及以第一光刻胶图形为掩模刻蚀第二硬掩模层形成第二硬掩模图形。

其中，步骤C包括在第二硬掩模图形以及第一硬掩模层上形成第二光刻胶、采用第二光源对第二光刻胶曝光显影以形成光刻胶掩模图形。

其中，第一硬掩模层和第二硬掩模层材质不同。

其中，第一硬掩模层和/或第二硬掩模层包括LTO、PETEOS、PESIN。

其中，第一光源包括i线光源、g线光源、深紫外光源、X射线光源，第二光源包括电子束光源。

其中，第一线条比第二线条宽。

其中，刻蚀第一硬掩模图形之前，还包括图形检查和关键尺寸测量的步骤。

其中，步骤D还包括在刻蚀第一硬掩模图形的同时去除第二硬掩模图形。

其中，各步刻蚀采用等离子体干法刻蚀。

其中，底层包括半导体或绝缘体，材料层包括金属、金属氮化物、单晶硅、多晶硅、氮化硅。

依照本发明的混合线条制造方法，将同一层次图形按线条大小进行拆分，大线条用普通光学曝光，小线条用电子束曝光，旨在不影响图形质量的前提下大幅缩减曝光时间。同时采用2次硬掩膜方法有效的解决了I线光刻胶和电子束光刻胶相互影响的问题。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1是需要曝光所有图形的顶视图；

图2是依照本发明的混合线条制造方法采用的大尺寸曝光掩模板的顶视图；

图3是依照本发明的混合线条制造方法采用的小尺寸曝光的顶视图；以及

图4至图12是依照本发明的混合线条制造方法各步骤对应的剖面示意图。

附图标记

M0需要曝光的所有图形

M1第一光刻掩模板

M2第二光刻图形

10、底层11、垫层

20、材料层21、第一线条22、第二线条

30、第一硬掩模层31/32、第一硬掩模图形

40、第二硬掩模层41、第二硬掩模图形

50、第一光刻胶51、第一光刻胶图形

60、第二光刻胶61、第二光刻胶图形

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了混合线条制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或方法步骤。这些修饰除非特别说明并非暗示所修饰器件结构或方法步骤的空间、次序或层级关系。

参照图1，所示为需要曝光的所有图形M0，其包括右侧的较大尺寸的线条图形以及左侧较小尺寸的线条图形，也即阴影部分为镂空。图2和图3分别显示了依照本发明的混合线条制造方法所使用的第一光刻掩模板M1和第二光刻图形M2，其中依光刻机曝光能力不同，需要提取的图形尺寸也不同。具体地，M1为较大尺寸曝光例如普通光学曝光所用，其图形尺寸大于等于光刻设备的分辨率，如果用户采用DUV248和电子束，那么这个数值就是130nm；如果用户拥有DUV193和电子束，那么这个分界点就是DUV193的极限65nm；如果客户拥有浸没式193nm，这个分界点将会变成20nm左右。M2为较小尺寸曝光例如电子束曝光所用(M2仅为示意性质，实际生产过程中电子束曝光设备可以精确控制电子束的移动轨迹，因而无需实体的M2而仅在设备操作系统中输入电子束的移动轨迹文件，也即M2实质上是数字虚拟化的)，这些图形都是精细线条，普通光学曝光已经无法满足，其图形尺寸例如小于上述数值特别是小于等于20nm。换言之，依照本发明的混合线条制造方法将需要曝光的所有图形按照其精细度和尺寸要求不同而拆分成小图形区域和大图形区域，其中大图形区域制成普通光学曝光的光刻版M1，并按照以下所述的制造方法来制造混合线条，电子束曝光和普通光学曝光都只制作本身特长的图形，在不影响产品质量的前提下，大幅缩减曝光时间。

首先，参照图4，在底层10上依次形成材料层20、第一硬掩模层30以及第二硬掩模层40，例如是通过LPCVD、PECVD、HDPCVD、MBE、ALD等等方法沉积形成。其中，首先提供底层10，底层10可以是整个器件的衬底，也可以是器件形成过程中包括衬底的中间结构。衬底材质例如为体Si、SOI、体Ge、GeOI、GaN、GaAs、InSb等用于集成电路的半导体衬底，或者是表面为绝缘层的硅片(优选在体硅衬底上沉积或热氧化制成二氧化硅的衬垫层，还可以在体硅上形成氮化硅或氮氧化硅的绝缘层)、玻璃(钠钙玻璃、铝镁玻璃、钾玻璃、铅玻璃、硼硅玻璃等，可以掺杂为常用的硼磷硅玻璃BPSG，也可以是旋涂玻璃SOG，玻璃衬底优选具有矩形形状以适于切割和大面积制造且低杂质污染)、石英、塑料(优选为具有较高熔点和硬度以及良好绝缘性的组合物)、背部镂空的体硅片衬底以及具有良好绝缘性的聚合物衬底等用于显示器件的绝缘衬底。中间结构例如是形成多层互连时的中、下层结构，或者是制造金属连线之前的中间结构等等，其可包括前述的衬底以及衬底上的绝缘层和/或导电层。其次，在底层10上优选地沉积垫层11，用于稍后刻蚀的停止层或者作为栅极绝缘层，垫层11的材质可包括氧化硅、氮氧化硅、以及铪基或稀土基金属氧化物的高k材料等。随后，在垫层11上沉积材料层20，其用于构成本发明制造的器件中的精细线条。依照器件结构不同，材料层20的材质也不同：作为晶体管栅极时材料层20可包括掺杂多晶硅，或包括Mo、Pt、A1、Ti、Co、Au、Cu、Ta等金属、以及这些金属的合金或氮化物；作为层间互连金属线时材料层20可包括W、A1、Ti、Ta等金属、以及这些金属的合金或氮化物；作为器件制造时的中间产物，例如侧墙或者牺牲层时，材料层20可为氧化硅、氮化硅、氮氧化硅等绝缘材料；作为显示器件TFT驱动栅极时，材料层20可为ITO、IZO、AZO、In₂O₃、ZTO等透明导电氧化物；作为鳍形栅器件时，材料层20可为外延单晶硅或体硅的一部分；作为后栅工艺的假栅时，材料层20可为非晶硅或微晶硅。然后，在材料层20上沉积第一硬掩模层30，依照曝光/光刻精细度需要，第一硬掩模层30可以是氧化物、氮化物或氮氧化物，并优选为低温氧化物(LTO)、PETEOS(PECVD制作的TEOS)或PESIN(PECVD制作的氮化硅)。之后，在第一硬掩模层30上形成第二硬掩模层40，其材质也同样可以是氧化物、氮化物或氮氧化物，并优选为低温氧化物(LTO)、PETEOS(PECVD制作的TEOS)或PESIN(PECVD制作的氮化硅)，只是第二硬掩模层40与第一硬掩模层30材质不同且具有较高的选择刻蚀性，也即刻蚀工艺对于两者的刻蚀速率有较明显的区别。例如，当第一硬掩模层30为LTO时，第二硬掩模层40为PESIN，反之亦然。在附图4中，虚线左侧区域代表小尺寸线条所在区域，右侧代表大尺寸线条所在区域，图仅作为示意，实际的线条分布不限于此，也可以大小尺寸线条区域混杂，或者存在多个大和/或小尺寸线条区域。

其次，参照图5，在整个晶片表面也即第二硬掩模层40上形成第一光刻胶50。形成方式例如为旋涂，也即图4所示结构所在的晶片经过脱水烘培并涂上增加光刻胶与晶片表面附着力的化合物，随后将晶片吸附在旋转托盘上，将光刻胶溶液喷洒至旋转晶片上，旋涂之后再在一定温度下前烘以固化光刻胶。在本发明一个实施例中，第一光刻胶50是用于曝光/刻蚀形成上述大尺寸线条用的光刻胶，例如为i线光刻、g线光刻、紫外线光刻或X射线光刻等普通光学曝光(也即非电子束曝光)中使用的DNQ感光剂和酚醛树脂构成的胶。

再次，参照图6，采用前述的第一光刻掩模板M1对第一光刻胶50进行曝光显影，形成第一光刻胶图形51。对于大尺寸线条，采用普通光学曝光(也即采用普通光源作为第一光源)，例如i线光源、g线光源、深紫外光源或X射线光源透过第一光刻掩模板M1照射在第一光刻胶50上，未被照射部分的感光剂发生水解(之后还优选后烘PEB)，并在碱性显影液中溶解，从而在第二硬掩模层40上留下与第一光刻掩模板M1互补的第一光刻胶图形51。第一光刻胶图形51与第一光刻掩模板M1线条宽度近似相等，例如均大于等于约130nm、65nm或20nm。显影之后还经过坚膜的高温处理，增强光刻胶与晶片表面附着力。

接着，参照图7，以第一光刻胶图形51为掩模，刻蚀第二硬掩模层40直至露出第一硬掩模层30，形成第二硬掩模图形41。第二硬掩模图形41不限于图7所示的单个矩形线条，数量可以为多个，形状也可以为折线、曲线或环形，分布区域不仅仅限于图中右侧，也可以在整个晶片上与小尺寸线条混杂分布。对于大尺寸线条，精度要求并不苛刻时，可以采用湿法腐蚀，例如采用HF基刻蚀液(DHF、BOE)来腐蚀LTO或TEOS材质的第二硬掩模层40，或者采用热磷酸腐蚀氮化硅材质的硬掩模，或者采用HF与H₂O₂混合物腐蚀氮氧化硅材质的硬掩模。如果精度要求高，则采用干法刻蚀，例如等离子体刻蚀，刻蚀气体可包括含氟气体，例如碳氟基气体(C_xH_yF_z)、NF₃、SF₆，还可包括含Cl、Br的气体以及含O的气体来调节刻蚀速率并去除刻蚀副产物。在本发明一个实施例中，优选使用等离子体干法刻蚀以提高精度。。

然后，参照图8，去除第一光刻胶图形51。刻蚀完成之后采用有机溶剂或无机溶剂来湿法去胶，或者采用等离子体干法去胶。最后得到的第二硬掩模图形41线条宽度与第一光刻胶图形51几乎相等，例如均大于等于约130nm、65nm或20nm。

此后，参照图9，在整个晶片表面也即在第二硬掩模图形41以及第一硬掩模层30上通过前述旋涂方式形成第二光刻胶60。第二光刻胶60用于小尺寸器件曝光/显影，例如为用于电子束曝光，其灵敏度和分辨率大于第一光刻胶40。

接着，参照图10，利用前述的小尺寸下的第二光刻图形M2，以电子束为光源(也即第二光源)，对第二光刻胶60进行曝光显影，形成第二光刻胶图形61。其中，第二光刻胶图形61的线条宽度小于上述130nm、65nm、或20nm，并优选小于20nm。曝光显影方法与前述类似，也包括前烘、曝光、后烘、显影、坚膜等。

由于第二光刻胶60(例如电子束光刻胶)涂胶前烘烤温度较高，如果此时晶片上有大尺寸的第一光刻胶图形51(例如I线线条)会严重变形，且由于第一光刻胶50比第二光刻胶60厚，电子束的图形又比较小，如果第一光刻胶50涂胶光刻时有第二光刻胶60线条，会导致第二光刻胶60线条变形甚至漂移。因此，本发明采用两次硬掩膜方法可以有效解决i线光刻胶和电子束光刻胶相互影响的问题。

优选地，形成第二光刻胶图形61之后，对晶片上的图形进行检查，测量其关键尺寸，如果符合要求则继续下述刻蚀，如果不符合要求则返回工艺线再处理或者当无法再处理时丢弃报废晶片。

然后，参照图11，以第二硬掩模图形41以及第二光刻胶图形61为掩模，刻蚀第一硬掩模层30直至露出材料层20，分别形成第一硬掩模图形31和32。刻蚀方法与前述类似，不再赘述。以第二硬掩模图形41为掩模形成的第一硬掩模图形31为大尺寸对应的第一硬掩模图形，其宽度与第二硬掩模图形41大致相等，例如均大于130nm、65nm或20nm。以第二光刻胶图形61为掩模形成的第一硬掩模图形32为小尺寸对应的第一硬掩模图形，其线条宽度与第二光刻胶图形61几乎相等，例如均小于130nm、65nm或20nm，并优选小于20nm。随后去除第二光刻胶图形61以及第二硬掩模图形41，例如通过湿法腐蚀。虽然图11显示了刻蚀第一硬掩模图形31/32之后，第一硬掩模图形31顶部还具有第二硬掩模图形41，也即需要分开两步来湿法腐蚀去除第二光刻胶图形61以及第二硬掩模图形41，但是如果在刻蚀第一硬掩模层30时材质、厚度、刻蚀速率和选择比合适的话，第二硬掩模图形41可以在刻蚀第一硬掩模层30时一并去除，也即此时在图11中第一硬掩模图形31顶部已没有第二硬掩模图形41并因此也无需额外的腐蚀第二硬掩模图形41的步骤。

最后，参照图12，以第一硬掩模图形31和32为掩模，刻蚀材料层20直至露出底层10(或垫层11)，最终形成第一线条21和第二线条22。依照材料层20材质不同而采用不同的刻蚀方法，在本发明一个实施例中优选采用等离子体干法刻蚀以提高精度。第一线条21为前述的大尺寸，第二线条22为前述的小尺寸，也即第一线条21比第二线条22宽。两者并不限于图12所示为单个线条，其数量、形状和分布可以依照器件结构需要而合理布局。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构及其制造方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种混合线条的制造方法，包括以下步骤：

A、在底层上依次形成材料层、第一硬掩模层和第二硬掩模层；

B、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；

C、在第一硬掩模层上形成用于电子束曝光的光刻胶掩模图形，用于电子束曝光的光刻胶掩模图形的尺寸小于第二硬掩模图形的尺寸；

D、以第二硬掩模图形和用于电子束曝光的光刻胶掩模图形为掩模，刻蚀第一硬掩模层，形成第一硬掩模图形，第二硬掩模图形下方的第一硬掩模图形的尺寸大于用于电子束曝光的光刻胶掩模图形下方的第一硬掩模图形的尺寸；

E、以第一硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。

2.如权利要求1的方法，其中，步骤A还包括在底层与材料层之间形成垫层。

3.如权利要求1的方法，其中，步骤B包括在第二硬掩模层上形成第一光刻胶、采用第一光源对第一光刻胶曝光显影以形成第一光刻胶图形、以及以第一光刻胶图形为掩模刻蚀第二硬掩模层形成第二硬掩模图形。

4.如权利要求1的方法，其中，步骤C包括在第二硬掩模图形以及第一硬掩模层上形成用于电子束曝光第二光刻胶、采用用于电子束曝光的第二光源对第二光刻胶曝光显影以形成光刻胶掩模图形。

5.如权利要求1的方法，其中，第一硬掩模层和第二硬掩模层材质不同。

6.如权利要求1的方法，其中，第一硬掩模层和/或第二硬掩模层包括LTO、PETEOS、PESIN。

7.如权利要求3或4的方法，其中，第一光源包括i线光源、g线光源、深紫外光源、X射线光源，第二光源包括电子束光源。

8.如权利要求1的方法，其中，第一线条比第二线条宽。

9.如权利要求1的方法，其中，刻蚀第一硬掩模图形之前，还包括图形检查和关键尺寸测量的步骤。

10.如权利要求1的方法，其中，步骤D还包括在刻蚀第一硬掩模图形的同时去除第二硬掩模图形。

11.如权利要求1的方法，其中，各步刻蚀采用等离子体干法刻蚀。

12.如权利要求1的方法，其中，底层包括半导体或绝缘体，材料层包括金属、金属氮化物、单晶硅、多晶硅、氮化硅。