KR100351652B1 - 메모리 디바이스의 트랜지스터 형성 방법 - Google Patents

메모리 디바이스의 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 메모리 칩에 사용된 게이트 전도체를 길게 하여 누설을 제한하고 셀의 전체 사이즈는 여전히 동일하게 유지시켜 준다. 각각의 게이트에 대한 채널의 길이는 게이트간의 스페이스의 사이즈를 축소시킴으로써 증가한다. 스페이스 사이즈의 축소는 포토리소그래픽 영상 증강기법을 이용하여 이루어진다. 상기 기법으로 인해 게이트 전도체간의 스페이스는 작아지고, 게이트 사이즈는 커진다. 부가적으로, 그루브를 추가하여 효과적으로 채널 길이를 별도로 길게 하고, 전기 차단이 추가로 제공되어 누설 전류가 제한된다. 또한 상기 기법으로 인해 감소된 누설을 갖는 지정 프로세스에 대해 메모리는 동일한 밀도를 유지하게 된다. 마지막으로, 긴 게이트 전도체가 3 시그마 프로세스를 사용 가능하게 하는 그루브형 게이트 구조물을 사용하는 경우에는 수율이 증가한다.

Description

메모리 디바이스의 트랜지스터 형성 방법{FABRICATION OF A HIGH DENSITY, LONG CHANNEL DRAM GATE, WITH OR WITHOUT A GROOVED GATE}
본 발명은 반도체 제조분야, 특히 고밀도 DRAM에서 그루브(groove)를 갖거나 또는 갖지 않은 긴 채널 게이트(long channel gate)의 형성에 관한 것이다.
본 발명은 후루가와 등이 "그루브형 트랜스퍼 디바이스를 갖는 DRAM 셀"이란 발명의 명칭으로 0000년 00월 00일자 출원한 미국 특허원 제 00/000,000호(문서 번호 BU9-97-107)와 관련되어 있으며, 본원에서는 이것을 참조로서 인용하고 있다.
반도체 디바이스의 제조에 경쟁력 있는 원가와 성능을 유지시킬 필요성은 집적회로에서 디바이스 밀도를 계속 증가시키기 위한 원인으로 되어왔다. 디바이스 밀도를 용이하게 증가시키기 위하여, 반도체 디바이스의 피처 사이즈를 축소할 수 있도록 하기 위한 새로운 기술이 꾸준히 요구되고 있다.
디바이스 밀도를 계속 증가시키기 위한 시도는 개발될 메모리 인텐시브(memory intensive)용도에 실행하기 위해 다량의 DRAM을 수반하는 다수의 컴퓨터와 주변기기와 같은 DRAM에서 특히 활발하다. 부가적으로, DRAM의 사이즈가 더욱 작아짐으로써 반도체 제조업체는 개개의 실리콘 웨이퍼로 DRAM 칩을 더 많이 생산할 수 있으므로 생산성과 이익을 증대시킬 수 있다.
전형적인 DRAM 칩은 수백만 개의 개개의 DRAM 셀로 이루어진다. 개개의 셀은 메모리 전하를 저장하기 위한 캐패시터, 캐패시터로의 액세스를 위한 스위치 및 상기 디바이스 주위의 몇몇 절연구역을 포함한다. 개개의 셀은 다수의 비트 라인(bit line)과 워드 라인(word line)을 이용하여 액세스한다. 알맞은 비트 라인과 워드 라인을 선택함으로써 메모리 제어기는 각각의 원하는 DRAM 셀로 또는 그로부터 정보를 기록 또는 판독할 수 있다.
DRAM 칩의 밀도는 각각의 DRAM 셀에 대해 필요한 영역에 의해 대부분 결정된다. 이 영역은 종종 스퀘어(square)의 항으로 측정되는데, 1 스퀘어는 1F X 1F 스퀘어 영역으로 이루어지고, F는 지정 리소그래피(lithography) 시스템에서 무선 영상을 이용하여 생산될 수 있는 최소의 피처 사이즈이다. 즉 0.35㎛ 리소그래피 시스템에 의해 생산된 8 SQ DRAM 셀은 칩 상의 8개의 0.35㎛ X 0.35㎛ 스퀘어의 영역으로 이루어진다. 개개의 DRAM 셀을 위한 최소의 영역을 포함하여 더 많은 셀이 작아진 영역에 패킹될 수 있도록 하는 것이 바람직하다.
그러나 DRAM 셀 사이즈를 축소시키는 데에는 문제가 있다. 하나의 중요하고 잠정적으로 매우 심각한 문제점은 일반적으로 셀 사이즈의 축소에 따르는 캐패시턴스의 감소다. 캐패시터는 메모리 제어기에 의해 연속 판독될 전하를 저장하기 때문에 개개의 셀은 높은 캐패시턴스를 갖는 것이 바람직하다. 모든 캐패시터는 시간 경과에 따라 전하를 잃는다. 이로 인해 DRAM 칩은 칩의 셀을 각각 및 모두 주기적으로 판독하고 리프레쉬하는 회로를 포함한다. 그러나 특히 보다 많은 셀이 어레이(array) 내에 위치할 때, 리프레쉬 회로가 어레이 각각의 셀에 액세스하고 리프레쉬하는 데에는 얼마간의 시간이 소요된다. 개개의 셀은 리프레쉬될 때까지 그 전하를 유지해야하는데, 이 시간 주기는 특히 DRAM 셀의 수와 밀도가 증가함에 따라 상당히 길어질 수 있다.
낮은 캐패시턴스에 부가하여, 셀 사이즈가 축소됨에 따라 부문턱 누설(sub-thredhold leakage)은 증가하는 경향을 보인다. 셀과 게이트 사이즈가 축소함에 따라 누설 원인의 대부분이 감소하지만, 한 가지 중요한 누설 원인은 증가한다. 이것은 드레인(drain)이 고전압으로 하전되고 소스(source)가 저전압일 때 나타나는 드레인 유도 장벽 저하(drain induced barrier lowering)이다. 이 누설에서 소스는 본질적으로 전계를 드레인으로부터 "스틸(steal)" 한다. 이것은 드레인과 소스 사이의 전체 장벽이 낮아지게 한다. 셀과 게이트 사이즈가 축소됨에 따라 드레인 유도 장벽 저하는 누설의 주요 원인으로 된다. 이러한 전류 누설은 캐패시터가 전하를 저장하고, 또 캐패시터로부터 전하가 비트 라인으로 또는 그 반대로 이송되는 경우에 잠재적 에러를 발생시킬 수 있는 시간을 감소시킨다.
즉 DRAM 셀에서 게이트의 길이는 캐패시터로부터 또는 캐패시터로의 누설 전류를 제어하는데 중요하다. 누설 전류가 커질수록 셀은 더 빨리 리프레쉬되어야 한다. 불행하게도 칩 상의 셀의 밀도가 증가함에 따라 리프레쉬 회로는 각각의 셀을 리프레쉬하는데 더 오래 걸리게 된다. 부가적으로, 각각의 셀을 더 작게 함으로써 셀의 밀도를 증가시킬 수 있게 된다. 이것은 각각의 게이트 길이와 게이트 하의 대응 채널 길이를 또한 작게 하여 DRAM 캐패시터로부터의 부문턱 누설이 커지게 된다.
따라서 셀 사이즈를 증가시키지 않고 게이트 길이를 증가시키는 방법을 사용하지 않아도 DRAM에서 셀의 증가하는 밀도는 누설 전류를 더 커지게 하거나 에러를 더 발생시키고 또 더 복잡하게 하여 증가된 누설 전류를 방해하기 위한 리프레쉬 회로가 더 비싸지게 된다.
이에 따라서 본 발명은 누설 전류를 제한하기 위해 메모리 디바이스에 사용된 게이트 전도체를 길게 하는 한편, 셀의 전체 사이즈를 동일하게 유지할 수 있게 한다. 각각의 게이트에 대한 채널 길이는 게이트간의 스페이스 사이즈를 감소시킴으로써 증가한다. 스페이스 사이즈의 감소는 포토리소그래픽(photolithographic) 영상 증강기법을 이용하여 실현된다. 부가적으로, 그루브(groove)는 효과적 채널 길이를 별도로 길게 하고 또 누설 전류를 제한하기 위한 별도의 전기 차단을 제공하기 위해 추가될 수 있다. 이러한 기법은 지정 프로세스에 대해 동일한 메모리 셀의 누설을 감소시켜 준다. 마지막으로, 그루브형 게이트 구조물을 사용하는 경우에, 게이트 전도체를 길게 하면 3개의 시그마 프로세스가 사용 가능하게 되어 수율이 증가한다.
도 1은 하이브리드 레지스트의 사용을 설명하기 위한 개략도,
도 2는 노출 도우즈가 증가함에 따라 포지티브 레지스트의 용해도가 어떻게 증가하는가를 설명하는 그래프,
도 3은 레티클 라인 패턴으로 프린팅된 포지티브 레지스트에 대한 라인 패턴을 설명하는 그래프,
도 4는 노출 도우즈가 증가함에 따라 네거티브 레지스트의 용해도가 어떻게 감소하는가를 설명하는 그래프,
도 5는 레티클 라인 패턴으로 프린팅된 네거티브 레지스트에 대한 라인 패턴을 설명하는 그래프,
도 6은 하이브리드 레지스트에 대한 노출 도우즈의 함수로서 레지스트 용해도의 그래프,
도 7은 하이브리드 레지스트를 이용하여 기판 상에 형성된 스페이스/라인/스페이스 패턴을 설명하는 그래프,
도 8은 각종 노출 에너지에서 표준 네거티브 레지스트 제제의 포커스(㎛)에 대한 라인 폭(nm)을 나타낸 그래프,
도 9는 각종 노출 에너지에서 본 발명의 하이브리드 레지스트의 포커스(㎛)에 대해 하이브리드 패턴의 네거티브 톤 라인에 대한 라인 폭(nm)을 나타낸 그래프,
도 10은 본 발명의 하이브리드 레지스트에 혼입된 포지티브 톤 가용성 억제물질(MOP)의 양에 대한 라인 폭(nm)을 나타낸 그래프,
도 11은 본 발명의 표준 레지스트 제제와 하이브리드 레지스트 제제를 이용한 포커스 범위의 지정 라인 폭에 대한 비교 그래프,
도 12는 본 발명의 하이브리드 레지스트의 한 제제를 이용한 밀리주울(mj) 단위의 노출 도우즈의 함수로서 용해속도(nm/sec)를 나타낸 그래프,
도 13은 본 발명의 하이브리드 레지스트의 한 제제를 이용한 크롬 스페이스 폭의 함수로서 결과적인 라인과 스페이스 폭을 나타낸 그래프,
도 14는 노출 도우즈(mj)의 함수로서 하이브리드 레지스트의 다른 제제의 용해속도(nm/sec)를 나타낸 그래프,
도 15는 본 발명의 하이브리드 레지스트의 한 제제를 이용한 MOP 부하의 함수로서 스페이스 폭(㎛)의 변화를 나타낸 그래프,
도 16은 노출(네거티브) 라인, 비노출(포지티브) 라인 및 스페이스 폭이 노출 도우즈의 함수로서 도시된 것으로서, 본 발명의 하이브리드 레지스트 제제에 따른 그래프,
도 17은 전형적인 마스크 부분의 개략도,
도 18은 패터닝된 하이브리드 레지스트를 상부에 갖는 웨이퍼 부분의 상면도,
도 19는 도 18의 선 19-19를 절취한 단면도,
도 20은 도 18의 선 20-20을 절취한 단면도,
도 21은 패터닝된 하이브리드 레지스트와 포지티브 톤 부분이 제거된 웨이퍼 부분의 상면도,
도 22는 도 21의 선 22-22를 절취한 단면도,
도 23은 도 21의 선 23-23을 절취한 단면도,
도 24는 상 전이 마스크, 마스크 아래의 결과적인 정규화 광 강도 및 네거티브 포토레지스트의 현상 후의 결과적인 패턴을 설명하는 단면도,
도 25-27은 통상의 DRAM구조물의 단면도,
도 28은 본 발명의 바람직한 실시예에 따른 하이브리드 포토레지스트와 크롬화 마스크로 게이트를 제조하는 방법의 공정도,
도 29-33은 본 발명의 바람직한 실시예에 따른 하이브리드 포토레지스트와 크롬화 마스크 프로세싱 중의 반도체 웨이퍼의 단면도,
도 34와 35는 본 발명의 바람직한 실시예에 따른 하이브리드 레지스트로 덮인 웨이퍼의 전/후 블랭킷 노출의 상면도,
도 36은 본 발명의 바람직한 실시예에 따른 네거티브 포토레지스트와 상면화 마스크로 게이트를 제조하는 방법의 공정도,
도 37-39는 본 발명의 바람직한 실시예에 따른 네거티브 포토레지스트와 상 전이 마스크 프로세싱 중의 반도체 웨이퍼의 단면도,
도 40은 본 발명의 바람직한 실시예에 따른 웨이퍼의 전/후 트림 마스크 노출의 상면도.
도면의 주요 부분에 대한 부호의 설명
120 : 마스크 130 : 크롬 영역
140 : 포토레지스트 150 : 기판
1700 : 마스크 1702 : 차단 형상
1802 : 웨이퍼 1804 ; 내부영역
1806 : 외부영역 1808 : 스페이스
2100 : 상 마스크 2110 : 개구부
2120 : 상 전이부 2150 : 강도 곡선
2160,2170,2180 : 강도 곡선의 절편
2190 : 현상된 웨이퍼 2500 : 셀
2600,2700 : 웨이퍼 2620,2621 : 워드 라인
2640 : 딥 트렌치 2714 : N+영역
2718 : P형 기판 2720 : 유전체
2724 : 플레이트 2728 : STI 영역
2730 : 게이트 2732,2736 : 게이트 접점
2734 : 절연체 2738 : 소스/드레인 영역
2740 : 비트 라인 2742 : 스트랩
2752,2754,2798 : 치수 2760 : 게이트 산화물
2770 : 워드 라인 2772 : 메모리 셀
2788 : 산화물 층 2790,2792 : 상부
2900 : 마스크 2902,2908 : 크롬화 부분
2904 : 투명부분 2930 : 하이브리드 레지스트 층
2932 : 포지티브 톤 부분 2934 : 네거티브 톤 부분
2940 : 절연 층 2950 : 웨이퍼
2960 : 게이트 전도체 층 2980 : 스페이스
3120,3130 : 치수 3140 : 피치
3200 : 마스크 3202 : 웨이퍼
3210 : 크롬화 영역 3220 : 투명영역
3230 ; 스페이스 3240 : 하이브리드 레지스트 층
3250 : 웨이퍼 3280 : 그루브
3290,3291 : 치수 3300 : 웨이퍼
3310 : 어레이 3320 : 지지영역
3330 : 네거티브 톤 부분 3340 ; 포지티브 톤 부분
3350 : 중간 에너지 노출부분 3360 : 블랭킷 비노출 영역
3370 : 블랭킷 노출 영역 3600 : 상 에지 마스크
3602 : 상 전이부 3604 : 개방부
3630 : 네거티브 레지스트 층 3635 : 고 에너지 노출 부분
3640 : 절연체 3645 : 게이트 접점 층
3650 : 웨이퍼 3660 : 게이트 전도체 층
3690 : 스페이스 3740 : 스페이서
3800 : 웨이퍼 3810 : 어레이
3820 : 지지체 3840 : 저강도 노출영역
3850 : 비노출부 3860 : 트림 마스크
3880 : 고강도 노출영역
본 발명의 상기 및 기타 장점과 특징은 첨부 도면으로 예시된 바와 같은 적합한 실시예의 상세한 설명으로부터 명확해질 것이다.
본 발명의 바람직한 실시예는 종래 기술의 제한의 일부를 극복하고, 고 밀도 DRAM에서 그루브(groove)를 갖거나 갖지 않은 긴 채널 게이트(long channel gate)를 형성하는 방법을 제공한다. 바람직한 실시예는 보다 긴 게이트를 적용하여 긴 채널 길이를 제공하는 한편, 불변의 피치 사이즈(즉 하나의 구조물에 사용된 전체 길이)를 여전히 제공한다. 한 바람직한 실시예는 그루브형 게이트와 게이트 전도체를 규정하고 형성하기 위해 포지티브 및 네거티브 톤 응답 뿐 아니라 중간 응답을 나타내는 하이브리드 레지스트(hybrid resist)를 사용하고, 다른 바람직한 실시예는 그루브형 게이트와 게이트 전도체를 규정하고 형성하기 위해 네거티브 레지스트와 상 변화 마스크를 사용한다. 하이브리드 레지스트, 상 에지 프로세싱 및 일반화된 DRAM 구조물은 바람직한 실시예의 상세한 설명과 더불어 하기에서 설명한다.
하이브리드 포토레지스트
바람직한 실시예는 노출에 대해 포지티브 톤과 네거티브 톤 응답을 동시에 갖는 포토레지스트 물질을 이용한다. 이러한 물질의 조합은 하이브리드 레지스트라 불리는 새로운 종류의 레지스트를 제공할 수 있게 된다.
하이브리드 레지스트는 화학 방사선에 노출되기 때문에, 고강도 방사선에 노출된 영역은 네거티브 톤 라인 패턴(pattern)을 형성하게 된다. 노출되지 않은 영역은 현상제에서 불용성으로 남게 되어 포지티브 톤 라인 패턴으로 형성된다. 회절효과가 강도를 감소시킨 무선 영상의 에지와 같이, 중간정도의 강도로 노출된 영역은 현상 중에 레지스트 막에 스페이스를 형성한다. 이러한 레지스트 응답은 레지스트의 독특한 용해속도 특성을 나타내는 것으로서, 노출되지 않은 레지스트는 현상되지 않고, 부분적으로 노출된 레지스트는 빠른 속도로 현상되며, 또 많이 노출된 레지스트는 현상되지 않는다.
하이브리드 포토레지스트의 독특한 용해속도 응답은 단일 무선영상이 통상의 레지스트에서와 같이 단일 라인 또는 스페이스보다 스페이스/라인/스페이스 조합으로서 프린팅되도록 해준다. 이러한 레지스트의 "주파수 2배" 능력은 통상의 노출 시스템이 높은 패턴 밀도로 연장되도록 해준다. 0.2㎛ 및 그 이하의 라인과 스페이스가 0.35㎛ 해상도에서 작동하도록 디자인된 기존의 심자외선(deep ultra violet : DUV)으로 프린팅될 수 있는 것은 하이브리드 레지스트의 일례의 장점이다.
상기 종류의 하이브리드 레지스트의 다른 장점은 스페이스 폭이 노출 도우즈(dose)와 레티클(reticle) 영상 사이즈가 변화할 때 일반적으로 변화하지 않는다는 점이다. 이것은 각각의 웨이퍼를 가로지른 각각의 칩 내에서, 또 한 배치(batch)의 웨이퍼 제품으로부터 다른 배치의 웨이퍼 제품으로 스페이스 폭에 대해 매우 정확한 영상 제어가 가능하게 해준다.
하이브리드 레지스트의 또 다른 장점은 하이브리드 레지스트의 주파수 2배 능력에 기인한 최소의 레티클 피처 사이즈의 완화이다. 예로서, 0.2㎛의 피처를 통상의 레지스트로 프린팅하는 것은 일반적으로 0.2㎛의 레티클 영상 사이즈를 필요로 한다. 하이브리드 레지스트를 사용하면, 0.2㎛ 스페이스가 레티클 피처의 단일 에지로 형성될 수 있는데, 예로서 0.5㎛ 레티클 개구부는 두 개의 0.2㎛ 스페이스와 한 개의 0.2㎛ 라인을 만들 수 있다. 이러한 방법으로 "축소" X선 또는 전자 빔 리소그래피(lithography)를 이룰 수 있는데, 즉 레티클 영상 피치는 기판 상에서 대략 2배로 프린팅된 피치로 될 수 있다. 이것은 또한 광학 레티클의 영상 사이즈의 요건을 완화시켜 레티클의 원가를 줄이고 그 수율을 증가시키는 부수적인 장점을 갖고 있다. 0.2㎛ 및 그 이하의 라인과 스페이스를 기존의 수단을 변경시키지 않고 달성할 수 있는 것도 하이브리드 레지스트의 장점이다.
또 다른 장점은 스페이스 폭이 노출 도우즈와 레티클 사이즈가 변화할 때 일반적으로 변화하지 않아서 스페이스 폭의 제어에 있어서 프로세스 범위를 크게 할 수 있는 점이다. 본 발명의 하이브리드 레지스트의 사용으로 인하여, 레티클 상의 영상 치수에서의 에러가 기판 상에 프린팅된 스페이스 폭에서 재발생되지 않는다. 그 결과, 교차 칩 스페이스 폭 변경이 최소로 된다. 이것은 광학, X선 및 전자 빔 노출방법에 가치가 있다. 레티클 상의 영상 사이즈에서의 변경은 정상적으로 기판 상에서 재발생하기 때문에 1배 레티클, 즉 정상적으로 기판 상에 프린팅된 영상에 1대1 관계를 갖는 레티클을 요구하는 리소그래픽 기법에 특히 유용하다.
따라서 바람직한 실시예의 하이브리드 레지스트는 노출에 대해 포지티브 톤 및 네거티브 톤 응답을 동시에 갖는 포토레지스트 물질을 제공한다. 포지티브 톤 응답은 낮은 노출 도우즈에서 우세하고, 네거티브 톤 응답은 높은 도우즈에서 우세하다. 이러한 레지스트의 노출은 통상의 레지스트가 단일 피처만을 생산하는 것에 반해 스페이스/라인/스페이스 조합을 발생시킨다. 도 2는 노출 도우즈가 증가함에 따라 포지티브 레지스트의 용해도가 어떻게 증가하는가를 보여주고 있다. 도 3은 레티클 라인 패턴으로 프린팅된 포지티브 레지스트에 대한 라인 패턴을 도시한 것이다.
반면에 네거티브 레지스트 시스템에서는 도 4에 도시된 바와 같이, 노출 도우즈가 증가함에 따라 노출 영역의 용해도는 감소한다. 도 5는 레티클 라인 패턴으로 프린팅된 네거티브 레지스트를 도시한 것이다.
본 발명의 하이브리드 레지스트에 있어서, 포지티브 톤 응답은 레티클 영상의 에지 근처의 영역에서와 같이 회절 효과가 노출 강도를 감소시킨 영역에서 용해도의 감소를 야기한다. 노출 도우즈가 증가함에 따라 네거티브 톤 응답이 우세해져서 더욱 높게 노출된 영역에서 용해도의 감소를 야기한다. 도 6은 하이브리드 레지스트에 대한 노출 도우즈의 함수로서 레지스트 용해도를 그래프로 도시한 것이다. 레티클 라인 패턴을 기판 상에 프린팅하면, 도 7에 도시한 스페이스/라인/스페이스 패턴으로 된다.
이러한 방식에서는 무선 영상이 "주파수 2배"이며, 표준 레지스트로 얻을 수 있는 것보다 2배의 피처 수를 생산하게 된다. 도 1은 포지티브 레지스트, 네거티브 레지스트 및 하이브리드 레지스트 사이의 현저한 차이를 보여 준다. 도 1에서 하이브리드 포토레지스트(140)는 기판(150)의 표면 상에 증착되어 있다. 크롬 영역(130)을 갖는 마스크(120)는 포토레지스트 부분(140)을 방사선원으로부터 선택적으로 마스킹하는데 사용된다. 노출 후에 포토레지스트(140)는 현상되고, 그 부분은 웨이퍼 표면의 후속 세척에 의해 제거된다. 포토레지스트(140)의 특성과 조성에 따라서 마스크(120) 상의 크롬 영역(130)에 관련되는 특정 패턴은 포토레지스트(140)에 형성될 것이다. 도 1에 도시된 바와 같이, 포지티브 포토레지스트는 크롬 영역(130)에 해당하는 영역을 남기고, 네거티브 포토레지스트는 패턴을 발생시키며, 이에 의해 크롬 영역(130)에 해당하는 영역은 기판(150)으로부터 제거된다. 하이브리드 포토레지스트 물질은 크롬 영역(130)의 에지에 관련된 기판(150)의 영역으로부터 포토레지스트 물질의 제거에 해당하는 포토레지스트 패턴을 남긴다.
주파수 2배 하이브리드 레지스트는 전형적으로 기존 포지티브 및 네거티브 톤 레지스트의 성분을 이용하여 제제한다. 이것은 예로서 산에 민감한 가용성 용해억제물질로 부분적으로 변형된 폴리(하이드록시스티렌) 수지, 교차결합제, 광-산 발생제 및 임의의 염기 첨가제와 광 증감제를 포함한다.
레지스트 제제는 최적의 결과를 위해 빠른 포지티브 톤 반응과 느린 네거티브 톤 반응을 얻기 위해 변경될 수 있다. 부가적으로, 포지티브 톤 성분은 후노출 베이킹(post expose baking) 온도에 비교적 둔감하도록 선택할 수 있고, 반면에 네거티브 톤 부분은 후노출 베이킹 온도에 더 민감하도록 선택할 수 있다. 이러한 방법으로, 포지티브 및 네거티브 응답의 상대 감도를 베이킹 온도로 변경하여 원하는 영상 결과를 제공할 수 있다.
부가적으로, 레지스트 제제는 다른 치수의 스페이스 폭을 제공하기 위해 변경할 수 있다. 예로서, 폴리(하이드록시스티렌) 수지 상의 가용성 억제물질 양이 증가함에 따라 프린팅된 스페이스 폭은 작아진다(도 15). 이러한 접근방안은 네거티브 톤 라인의 등초점(isofocal) 프린트 바이어스(bias)를 변경하는데 사용할 수 있는데, 즉 높은 포지티브 톤 가용성 억제물질 농도에서 네거티브 톤 라인의 등초점 프린트 바이어스는 증가한다(도 10). 이것은 프린팅된 네거티브 톤 라인의 사이즈를 축소시켜 레지스트의 주파수 2배 특성을 적정화하는 어떤 용도에 바람직하다.
하이브리드 레지스트의 포지티브 및 네거티브 톤 기능의 상대 응답은 노출조건을 수정하여 변경할 수 있다. 예로서, 하이브리드 레지스트의 네거티브 톤 라인은 통상의 레지스트의 거동과 유사하게 노출 도우즈와 레티클 치수로 변경된다. 즉 노출 도우즈가 증가함에 따라 네거티브 톤 라인은 폭에서 증가하고, 스페이스는 같은 사이즈를 유지하는데, 그러나 스페이스는 네거티브 라인에 인접하여 놓이기 때문에 기판 상의 새로운 위치로 이동하게 된다. 이와 유사하게 노출 도우즈 또는 레티클 치수가 변경함에 따라 포지티브 톤 라인의 사이즈도 변경된다.
다른 예로서, 두 개의 레티클을 두 개의 분리된 패턴을 레지스트에 프린팅 하는데 이용할 수 있다. 하나의 레티클은 높은 도우즈로 노출하여 하이브리드 기능이 레지스트에 표현되도록 할 수 있고, 다른 레티클은 동일한 레지스트 막에 낮은 도우즈로 노출하여 포지티브 톤 기능만이 레지스트의 부분에 표현될 수 있도록 할 수 있다. 이러한 효과는 예로서, 낮은 노출 도우즈가 바람직하게 되는 영역에서 레티클이 화학 방사선의 부분 여과기를 포함하는 경우에 단일 노출 프로세스로 달성할 수 있다. 이것은 어떤 디바이스 용도에서 필요하게 되는 것으로서, 좁은 피처와 동시에 넓은 스페이스가 프린팅될 수 있도록 해준다.
이와 같은 2 단계 영상 접근방안의 수정으로서, 하이브리드 레지스트는 표준 네거티브 톤 패턴을 발생시키기 위해 사용할 수 있다. 만약 레지스트 막이 표준 네거티브 톤 레티클로 영상화 노출되고, 하이브리드 영상을 형성하기 위해 베이킹되며, 화학 방사선으로 블랭킷(blanket) 노출된 다음, 제 2 후노출 베이킹 프로세스 없이 현상되면, 그 결과는 표준 네거티브 톤 영상이 된다. 이러한 접근방안은 매우 작은 라인이 프린팅될 것을 요구하며, 그러나 고밀도 영상 피치는 요구하지 않는 게이트 전도체 회로의 형성과 같은 용도에서 바람직하다. 이 방법의 대안으로서, 레지스트는 영상화 노출 후, 베이킹 단계 전에 낮은 도우즈의 화학 에너지에 블랭킷 노출될 수 있다. 바람직한 방법은 가용성 억제물질의 보호족이 수지에 존재하느냐하는 것과 포지티브 톤 응답이 시간의존이냐 하는 것에 따른다.
상기한 용도에 하이브리드 레지스트를 이용하는 장점은 하이브리드 레지스트의 네거티브 톤 라인이 도 9에 도시된 바와 같이 등초점 포인트에서 큰 프린트 바이어스를 보이는 것이다. 환언하면, 하이브리드 네거티브 톤 라인을 위한 가장 큰 프로세스 범위의 포인트에서 레지스트 영상 사이즈는 레티클 영상 사이즈보다 실질적으로 작아질 수 있다. 이것이 바람직한 이유는 무선 영상이 큰 레티클 사이즈에서 회절효과에 의해 덜 저하되어 도 8에 도시된 바와 같이 통상의 포지티브 및 네거티브 톤 시스템으로 가능한 것보다 더 큰 포커스 깊이를 얻을 수 있기 때문이다. 이러한 프린트 바이어스는 크롬 라인의 에지가 스페이스로서 프린팅되는 점의 결과이다. 사실상, 스페이스는 무선 영상의 에지를 "트림(trim)"하는 작용을 하여 네거티브 라인이 통상의 네거티브 레지스트로보다 작게 프린팅되도록 한다. 이것이 하이브리드 레지스트의 주파수 2배 특성을 나타낸다.
네거티브 톤 라인의 프린트 바이어스를 적정화하기 위해 레지스트 제제를 디자인하는 것은 가능하다. 예로서, 포지티브 톤 가용성 억제물질에 대해 알맞은 부하율(loading factor)을 선택함으로써, 도 10에 도시된 바와 같이 특수한 프린트 바이어스를 얻을 수 있다. 포토레지스트 응답에서의 유사 변경이 다른 성분의 농도와 반응성을 적절히 변화시킴으로써 이룰 수 있다는 점은 이론적으로는 거의 명확하다.
예로서, 본 발명자는 DUV 0.5 NA 리소그래피 수단 상에의 노출 시에 하이브리드 레지스트에 대한 등초점 프린트 바이어스는 본원분야에서 알려진 표준 계산법을 데이터에 대해 실행할 때, 도 8 및 9에 예시된 바와 같이 표준 네거티브 톤 레지스트에 대한 등초점 프린트 바이어스보다 0.11㎛ 크게 될 수 있다는 것을 발견했다. 이 차이는 두 가지 면으로 활용될 수 있다. 하나는 포커스 및 노출 프로세스 범위를 유지하면서 동일한 레티클 영상 사이즈를 표준 레지스트보다 작은 라인을 프린팅하기 위해 하이브리드 레지스트와 함께 사용할 수 있는 것이며, 다른 하나는 표준 레지스트와 동일한 영상 사이즈를 프린팅하면서 레티클 피처 사이즈를 표준 레지스트에 비해 하이브리드 레지스트로 증가시킬 수 있는 것이다. 도 11에 도시된 바와 같이, 큰 레티클 영상을 사용하면 감소된 회절효과로 인하여 큰 포커스 깊이를 제공하게 된다. 전자의 용도에서는, 높은 성능이 작은 사이즈의 하이브리드 레지스트로 구해지고, 후자의 용도에서는, 높은 수율이 큰 프로세스 범위의 하이브리드 레지스트로 인해 얻어진다.
레지스트 제제는 적정 결과를 위해 높은 광속 포지티브 톤 반응과 낮은 광속 네거티브 톤 반응을 얻기 위해 변경될 수 있다. 부가적으로, 네거티브 톤 기능에 대한 포지티브 톤의 감도 비율이 변경되도록 하는 후노출 베이킹(PEB) 조건에 대해 둔감하도록 포지티브 톤 레지스트를 선택할 수 있다.
스페이스/라인/스페이스 비율을 변화시키는 또 다른 대안은 노출 수단의 레티클에 그레이 스케일(gray-scale) 필터를 이용하는 것이다. 그레이 스케일 필터는 방사선의 일부만을 레티클을 통과시켜 중간 노출 영역을 발생시킨다. 이것은 노출 도우즈가 임계 포인트에는 절대 도달하지 않기 때문에 네거티브 톤 레지스트 기능이 상기 영역에서 작동하는 것을 방지하지만, 그러나 포지티브 기능은 여전히 나타나게 하여 넓은 스페이스를 발생시킨다. 이것은 넓은 스페이스가 좁은 피처와 동시에 프린팅될 수 있도록 해주는 것으로서, 어떤 디바이스 용도에서는 필요한 것이다.
하기는 주파수 2배 레지스트 조성물의 예로서, 이들은 제한하는 의미가 아니며, 당업자는 여러 가지로 수정될 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 용도에 바람직한 포토레지스트 수지는 포토레지스트 제제에서 폴리머 수지로서 사용하기에 적합한 염기 가용성이며 긴 체인의 폴리머 중 어느 것을 포함한다. 특수한 예로서, ①Hoexhst Celanese of Corpus Christi에서 시판 중인 폴리(4-하이드록시스티렌), 폴리(3-하이드록시스티렌)과 Shipley of Marlboro,Mass에서 시판 중인 TX, 노볼락 수지와 같이 OH기를 가지며, 또 페놀 포름알데히드 수지와 같은 페놀계 OH기를 갖는 방향족 폴리머, ②에스테르 사이드 체인을 갖는 폴리메타크릴 산과 같은 산기를 갖는 폴리머 및 ③아크릴아미드기 종류의 폴리머를 들 수 있다.
디프로텍티드(deprotected) 형태(즉 포지티브 톤 반응이 나타났을 때)의 폴리머 수지는 염기 가용성이며, 또 금속이 없는 암모늄 하이드록사이드, 테트라메틸 암모늄 하이드록사이드 및 테트라에틸 암모늄 하이드록사이드의 수용액과, 금속을 포함하는 포타슘 하이드록사이드 및 소디움 메타실리케이트와 같은 현상제 용액과 호환성이 있다. 폴리머 수지는 현상제 용액에서의 용해도를 향상시키기 위하여 바람직하게는 약 1,000 달톤(dalton) 내지 약 250,000 달톤, 가장 바람직하게는 약 1,000 달톤 내지 약 25,000 달톤 범위의 평균 분자량을 갖는다. 예로는 p-하이드록시스티렌-말레 산 언하이디라이드 코폴리머, 폴리하이드록시스티렌-p-테르티아리부틸-카르가나토스티렌 코폴리머, 폴리(2-하이드록시스티렌), 페놀-포름알데히드 수지, 폴리메틸메타크릴레이트-테티아리 부틸 메타크릴레이트-폴리메타크릴 산 테르폴리머, 폴리-4-하이드록시스티렌-테르티아리 부틸 메타크릴레이트 코폴리머, 방향족 링 상에 하나 또는 그 이상의 불안정 산 알킬 또는 아릴 치환제를 갖는 폴리(4-하이드록시스티렌), 방향족 링 상에 하나 또는 그 이상의 알킬 또는 아릴 치환제를 갖는 폴리(3-하이드록시스티렌), 또는 NY, NewYork 소재의 Maruzen America에서 시판 중인 PHM-C와 같은 대다수의 서브유니트(subunit) 중 어느 것을 포함하는 코폴리머를 들 수 있다. PHM-C는 폴리(하이드록시스티렌) 서브유니트와 비닐 사이클로헥사놀 서브유니트를 바람직하게 약 99 : 1 내지 50 : 50의 비율, 가장 바람직하게는 약 90 : 10의 비율로 포함한다.
교차결합 조성물은 테트라메톡시메틸 글리코우릴("파우더링크(Powderlink)")와 2,6-비스(하이드록시메틸)-p-크레졸이 바람직하지만, 일본국 특허 공개공보(Kokai) 제 1-293339호에서 알 수 있는 바와 같이, 하기와 같은 조성물 뿐 아니라 그 상사체 및 유도체도 가능하다.
캐나다 특허 제 1 204 547호에서 알 수 있는 바와 같이, 하기의 분자식을 갖는 에스테르화 아미노 수지, 예로서 메틸레이티드 또는 부틸레이티드 멜라민 수지(N-메톡시메틸 또는N-부톡시메틸-멜라민) 또는 메틸레이티드/부틸레이티드 글리콜-우릴도 가능하다.
광-산 발생기(photoacid generator : PAG)는 본원에서 참조하고 있는 미국 특허 제 4,731,605호에 기재되어 있는 바와 같이 N-(트리플루오로메틸설포닐옥시)-바이사이클로(2.2.1)헵트-5-ene-2,3-디카르복스이미드("MDT"), 오늄 염, 방향족 디아조늄 염, 설포늄 염, 디아릴이오도늄 염 및 N-하이드록시아미드 또는 이미드의 설폰 산 에스테르를 포함하는데, 그러나 이에 제한되지는 않는다. 또한 N-하이드록시-나프탈이미드("DDSN")의 도데칸 설포네이트와 같은 약산을 발생시키는 PAG도 사용할 수 있다.
가능한 염기 첨가제는 디메틸아미노 피리딘, 7-디에틸아미노-4-메틸 코우마린("코우마린1"), 테르티아리 아민, 프로톤 스폰지, 베르베린 및 BASF에서 시판 중인 "Pluronic" 또는"Tetronic"에서와 같은 폴리머계 아민을 포함하는데, 그러나 이에 제한되지는 않는다. 별도로 PAG가 오늄 염일 경우에는 테트라 알킬 암모늄 하이드록사이드 또는 세틸트리메틸 암모늄 하이드록사이드를 사용할 수 있다.
사용할 수 있는 증감제의 예는 크리센, 피렌, 플루오란텐, 안트론, 벤조페논, 티옥산톤 및 9-안트라신 메탄올(9-AM)과 같은 안트라신을 포함한다. 그 밖의안트라신 유도성 증감제는 본원에서 참조하고 있는 미국 특허 제 4,371,605호에 기재되어 있다. 증감제는 산소 또는 황을 포함할 수 있다. 질소의 존재, 즉 아민 또는 페노티아진 족은 노출 프로세스 중에 발생된 자유 산을 격리시키고, 그 제제는 광증감성을 잃어버리기 때문에, 바람직한 증감제는 질소가 없다.
성형 솔벤트는 전체 조성물에 적절한 농도를 제공하기 위해 사용하는데, 기판의 표면에 너무 두껍거나 너무 얇게는 적용하지 않도록 한다. 성형 솔벤트의 예로는 에톡시에틸프로피오네이트("EEP"), EEP와 γ-부티로락톤("GBL")의 조합 및 프로필렌-글리콜모노에틸에테르 아세테이트(PM 아세테이트)가 있다.
이하의 예에 있어서, 레지스트의 각종 부분을 위해 많은 다른 조성물을 선택할 수 있음을 이해해야할 것이다. 넓은 의미에서, 하이브리드 레지스트를 이용하여 얻을 수 있는 바람직한 실시예의 방법과 구조물은 네거티브 톤 성분과 포지티브 톤 성분을 포함하며, 상기에서 포지티브 톤 성분은 제 1 화학 에너지 레벨에서 작용하고, 네거티브 톤 성분은 제 2 화학 에너지 레벨에서 작용하며, 제 1 및 제 2 화학 에너지 레벨은 화학 에너지 레벨의 중간 범위에 의해 분리되어 있다.
예 1
다음의 조성물을 350ppm의 FC-430과, MN, Paul 소재의 3M에서 시판 중인 비이온성 불소첨가 알킬 에스테르 계면활성제를 20 고체% 포함하는 Pacific Pac, Inc.에서 시판 중인 프로필렌-글리콜 모노메틸에테르 아세테이트(PM 아세테이트) 솔벤트에 용해시켰다.
메톡시프로펜(MOP)으로 보호된 페놀기를 약 25% 포함하며, NY, New York 소재의 Maruzen America에서 시판 중인 10% 수소첨가 폴리(하이드록시스티렌)(PHS), 81.2 고체%.
OH, Centerville 소재의 Daychem Lab.에서 구할 수 있는 N-(트리플루오로메틸설포닐옥시)-바이사이클로-(2.2.1)-헵트-5-ene-2,3-디카르복스이미드(MDT), 10.5 고체%.
CT, Danbury 소재의 Cytec에서 시판 중인 테트라메톡시메틸 글리코우릴(Powderlink), 8.2 고체%.
Aldrich Chemical Company에서 시판 중인 7-디에틸아미노-4-메틸 코우마린 염료(코우마린 1), 0.1 고체%.
상기 용액을 0.2㎛ 필터를 통해 여과했다. 용액을 110℃의 약한 베이킹 온도로 헥사메틸-디질아잔으로 프라임(prime)처리된 실리콘 웨이퍼 상에 코팅하여 Nanospec 반사 분광측광기에서 측정한 0.8㎛ 두께의 막을 얻었다. 다음에 코팅된 웨이퍼를 낮은 도우즈로부터 높은 도우즈로의 차등 도우즈의 메트릭스를 갖는 0.37 개구수(NA) 캐논 스텝퍼(Canon stepper)에서 파장이 248nm인 심자외선(DUV) 엑사이머(excimer) 레이저 방사선에 노출시키고, 110℃에서 90초 동안 후노출 베이킹했다. 노출된 막의 용해속도는 0.14 노르말(normal : N) 테트라메틸암노늄 하이드록사이드(TMAH) 현상제로 지정 시간 동안 현상한 후 잔류하는 막의 두께로부터 계산했다. 용해속도 대 노출 도우즈의 관계는 도 6에 도시했다. 도 6에 도시된 바와 같이, 레지스트는 비노출 시에 매우 낮은 용해속도(약 2nm/초)를 갖는다. 도우즈가 증가함에 따라 용해속도는 약 50nm/초에 도달할 때까지 증가한다. 용해속도는 약 1내지 3 밀리주울(mj)의 도우즈 범위에서 상기 레벨에서 일정하게 유지된다. 도우즈가 더 증가하면, 네거티브 교차결합 화학제가 우세해지고, 용해속도는 0에 가깝게 다시 떨어지게 된다.
동일한 레지스트에 대한 다른 실험에 있어서, MICRASCAN Ⅱ 0.5 NA DUV 스텝퍼를 사용하여 크롬 스페이스를 하이브리드 레지스트 막 상에서 노출시키고 절연시키는 경우, 크롬 스페이스의 폭의 함수로서 스페이스/라인/스페이스 측정치는 도 13에 도시한 바와 같이 된다. 라인의 폭이 마스크 상의 크롬 스페이스의 폭과 대등하게 증가할 지라도 데이터는 라인의 어느 한 쪽 면 상의 스페이스가 비교적 일정하다는 것을 제시한다.
예 2
이 예는 광-산 발생기의 종류와 각종 성분의 상대적 양의 변경이 하이브리드 레지스트의 용해속도 특성과 그에 따른 리소그래픽 응답을 변경시키는 것을 보여준다. 이 두 번째 제제는 예 1과 유사한 방법으로 준비하고 처리한다. 그러나 이 제제는 다음과 같은 성분을 포함한다.
MOP로 보호된 페놀기 25% 포함하는 PHS, 90.8 고체%.
트리페닐 설포늄 트리플레이트, 1.3 고체%.
파우더링크, 7.8 고체%.
테트라부틸 암모늄 하이드록사이드 염기, 0.1 고체%.
18.9% 고용체를 형성하기 위한 솔벤트로서 350ppm의 FC-430 계면활성제를 포함하는 충분한 양의 PM 아세테이트.
결과적인 하이브리드 레지스트의 용해속도 특성은 도 14에 도시되어 있다. 곡선의 전반적인 특성은 예 1의 하이브리드 레지스트의 경우와 유사하며, 용해속도는 비노출 레지스트에 대해 낮게 출발하여 약 5 mj에서 높게 증가하며, 7mj 이상에서는 낮게 감소한다. 그러나 절대 도우즈 영역과 이 영역 내의 용해속도는 도 12에 도시된 것보다 많이 다르다.
도 16은 MICRASCAN Ⅱ DUV 0.5 NA 스텝퍼 수단에서 동일 폭의 제위치한 크롬 라인과 스페이스의 마스크를 통한 노출 시에 하이브리드 레지스트의 상기 제제의 응답을 나타낸 것이다. 네거티브 라인, 비노출(포지티브) 라인 및 스페이스는 노출 도우즈의 함수로서 도시되어 있다. 스페이스는 약 0.18㎛의 영역에서 비교적 안정하게 유지되며, 반면에 양 라인은 노출 도우즈가 변함에 따라 변한다.
예 3
이 예는 주파수 2배 영상의 스페이스 폭이 PHS의 보호 레벨을 MOP로 변경시킴으로써 변화될 수 있는 것을 보여준다. 각각 24% 및 15% 부하를 갖는 두 개의 다른 PHS 롯트는 전체 고체 함량이 약 0.5㎛의 막 두께를 갖도록 전체의 16.0%로 조정한 것을 제외하고는 예 1과 동일한 하이브리드 제제를 만들기 위해 사용했다. 이러한 두 개의 원료 제제로부터 15 내지 24%의 평균 MOP 레벨을 갖는 다수의 다른 제제를 준비했다. 웨이퍼를 코팅하고, 110℃에서 약하게 베이킹하며, MICRASCAN Ⅱ DUV 0.5 NA 스텝퍼 상에서 노출하고, 110℃에서 60초 동안 후노출 베이킹한 다음, 마지막으로 0.14N TMAH 현상제로 현상했다. 절연된 크롬 개구부를 갖는 레티클은 하이브리드 레지스트 막에 프린팅했다. 레지스트 영상의 스페이스 폭은 각각의 제제를 만드는데 사용된 PHS에서 평균 MOP 가용성 억제물질 부하의 함수로서 측정하고 도시했다. 도 15에 도시된 바와 같이, 스페이스 폭은 MOP 농도에 많이 의존했다.
예 4
네거티브 톤 영상은 PEB 후, 현상 전에 블랭킷 DUV 노출을 이용하여 본 발명의 하이브리드 레지스트로 실행될 수 있다.
예 2에서 설명한 하이브리드 레지스트 제제는 0.5NA DUV 노출 시스템 상에서 전기 테스트 패턴을 갖는 크롬 레티클로 영상화 노출했다. 2000Å의 폴리실리콘 막을 갖는 실리콘 웨이퍼(200mm)를 기판으로 사용하여 레지스트 영상의 결과적으로 에칭된 패턴을 전기 프로브(probe) 기법으로 측정했다. 후노출 베이킹 프로세스 후, 웨이퍼를 노출 수단(MICRASCAN Ⅱ)으로 재순환시키고, 깨끗한 유리 레티클로 10mj/㎠로 노출시켰다. 두 번째 노출 후에는 후노출 베이킹 프로세스 처리를 행하지 않았다. 제 2 노출의 목적은 초기의 노출되지 않은 레지스트를 웨이퍼로부터 제거하여 현상 후 네거티브 톤 레지스트 패턴만이 남도록 하기 위한 것이다.
초기 영상화 노출 도우즈는 17 내지 24mj/㎠였고, 후노출 베이킹 온도는 90초 동안 110℃였으며, 현상시간은 0.14N TMAH에서 100초였다. 표준 네거티브 톤 레지스트는 제어로서 블랭킷 노출 단계를 생략하고 유사한 방법으로 처리했다. 이 실험으로부터의 전기 데이터는 도 8과 9에 도시했다. 본원 분야에서 알려진 표준방법으로 계산한 약 0.11㎛의 큰 등초점 프린트 바이어스가 표준 네거티브 레지스트에 대한 하이브리드 레지스트에서 관측되었다.
하이브리드 레지스트가 화학 에너지에 노출되면, 네거티브 톤 라인 패턴마다 완전노출 형태를 받는 레지스트 영역과, 포지티브 톤 패턴마다 비노출 형태를 받는 영역과, 및 중간량의 방사선에 노출되는 영역은 가용성으로 되고, 현상 중에 세척된다. 도 17은 마스크 차단형(1702)을 포함한 전형적인 마스크(1700)을 도시한 것이다. 하이브리드 레지스트가 웨이퍼 상에 증착되고, 또 마스크(1700)를 통해 화학 방사선으로 노출되고 현상되면, 마스크(1700)는 하이브리드 레지스트에 "링크(linked)" 또는 "도우넛(donut)" 패턴을 발생시킨다. 이러한 링크 패턴은 도 18-20에 도시되어 있다. 도 19는 도 18의 선 19-19를 따른 단면도이고, 도 20은 도 18의 선 20-20을 따른 단면도이다.
도 18은 웨이퍼 부분(1802)을 도시한 것으로서, 그 위에 하이브리드 레지스트가 증착되고, 차단형(1702)을 갖는 마스크(1700)를 통해 노출되며, 현상되어 있다. 노출되지 않은 하이브리드 레지스트 부분(즉 마스크 차단형(1702)에 의해 차단된 내부영역(1804))은 광 반응성으로 남고, 현상제에 불용성으로 되며, 포지티브 톤 라인 패턴을 형성한다. 고강도 방사선으로 노출된 하이브리드 레지스트 부분(즉 마스크 차단형(1702)에 의해 차단된 외부영역(1806))은 후노출 베이킹 중에 완전히 교차결합하고, 네거티브 톤 라인 패턴을 형성한다. 중간 정도의 강도로 노출된 하이브리드 레지스트 부분(즉 마스크 차단형(1702)의 에지 아래의 영역)은 첫 번째 노출 후 현상용액에 가용성으로 되고, 현상단계 중에 용해되며, 하이브리드 레지스트에 스페이스(1808)를 형성한다.
첫 번째 노출 중에 하이브리드 레지스트 부분은 노출되지 않았기 때문에, 이영역은 광 반응성으로 남고, 이제 포지티브 톤 레지스트 패턴을 포함하게 된다. 즉 웨이퍼를 노출시키는 블랭킷에 의해, 포지티브 톤 레지스트 패턴은 폴리머화되고, 현상 중에 세척되어질 수 있게 된다. 블랭킷 노출은 바람직하게 중간 노출로서, 제 1 노출단계에서 노출되지 않은 레지스트 영역(즉 포지티브 톤 패턴)을 발생시키기에 충분히 낮은 도우즈에서 노출시키거나 또는 충분히 짧게 노출시킨다.
이와는 달리 포지티브 톤 부분은 실온에서 순수한 n-부틸 아세테이트를 이용하거나 또는 0.35노르말(N)테트라메틸 암모늄 하이드록사이드(TMAH)와 같은 강염기를 이용한 선택적 에칭에 의해 제거될 수 있다.
도 21-23은 노출 및 현상 후의 웨이퍼 부분(1802)을 도시한 것으로서, 도 22는 도 21의 선 22-22를 따른 웨이퍼 부분의 단면을 도시한 것이고, 도 23은 선 23-23을 따른 웨이퍼 부분의 단면을 도시한 것이다.
블랭킷 노출은 노출되지 않은(즉 마스크 형(1702)에 의해 차단된) 포지티브 톤 영역(즉 하이브리드 레지스트 부분(1804), 도 18-20 참조)이 가용성으로 되어 현상 중에 세척될 수 있도록 한다.
크롬이 없는 상 에지 프로세싱
크롬이 없는 상 에지 프로세싱에서, 크롬이 없는 마스크는 통상적인 포지티브 또는 네거티브 포토레지스트(여기서는 네거티브 포토레지스트에 대해서만 설명한다.)를 패터닝하기 위해 사용한다. 마스크는 개방부(상 전이되지 않은)와 상 전이부로 되어 있다. 양 부분은 광이 자유롭게 통과하도록 하는데, 그러나 개방부는 입사광을 모두 통과시키고, 상 전이부는 광의 상을 180도 전이시킨다. 즉 상 전이부는 개방부를 통과하는 광의 상으로부터 180도 상 전이된 모든 광을 또한 통과시킨다. 게방부와 상 전이부 사이의 변환구역에서 광은 변환구역 주위의 영역에서 낮은 출력을 나타내도록 파괴적인 간섭을 받는다. 상기 낮은 출력은 변환구역 근처의 네거티브 포토레지스트가 상대적으로 노출되지 않도록 한다. 네거티브 포토레지스트는 방사선에 노출될 때 실질적으로 더욱 폴리머화되고, 제거하기 어렵게 되기 때문에, 노출되지 않은 변환구역 근처의 포토레지스트는 현상 후에 제거될 것이다.
이것은 도 24에 도시되어 있다. 도 24에서, 방사선은 개방부(2110)와 상 전이부(2120)를 갖는 상 마스크(2100)를 충격한다. 결과적인 방사선 강도는 강도 곡선(2150)으로 도시되어 있다. 강도 곡선(2150)은 상 마스크(2100)에 도달하는 강도의 함수(이 강도는 Io로 표시한다)로서 포토레지스트(140)의 표면에 입사하는 방사선의 강도(이 강도는 I로 표시한다)를 도시한 것이다. 즉 모든 방사선이 포토레지스트(140)의 표면에 도달하면, I/Io는 1이 될 것이고, 어떠한 방사선도 포토레지스트(140)의 표면에 도달하지 않으면, I/Io는 0이 될 것이다. 강도 곡선(2150)의 절편(2160,2170)은 모든 또는 실질적으로 모든 방사선이 상기 절편에서의 포토레지스트(140)의 표면에 도달하는 것을 보여준다. 그러나 절편(2180)에서는, 파괴적인 간섭이 발생하여 방사선 강도를 실질적으로 감소시킨다. 이러한 방사선 강도의 감소는 적은 양의 방사선을 네거티브 레지스트의 적은 슬리버(sliver)에 전달되고, 이와 같은 적은 양의 네거티브 레지스트는 현상 후에 제거된다. 이것은 현상된 웨이퍼 부분(2190)에 도시되어 있다.
일반적인 DRAM 구조물
간단한 단일 셀의 DRAM 구조물은 도 25에 도시되어 있다. 역가 전압보다 등급이 큰 전압이 워드 라인에 놓이면, 전류는 금속 산화물 반도체 전계 트랜지스터(MOSFET)의 비트 라인으로부터 저장 캐패시터(Cs)로(또는 그 반대로) 흐른다.
도 26은 DRAM 어레이를 포함하는 웨이퍼 부분(2600)의 상면을 도시한 것이다. 도 26은 다소 복잡한 DRAM 구조물의 다수의 피처만을 보여준다. 비트 라인 접점(CB)은 활성영역(AA) 상에 놓여있다. 워드 라인(2620,2621)은 딥 트렌치(2640, deep trench)를 가로지르고, 활성영역의 부분을 교차하면서 덮어서 활성영역에 의해 형성된 MOSFET를 선택적으로 가능하게 또는 무능으로 만든다. 딥 트렌치(2640)는 저장 캐패시터(Cs)를 형성하는데 도움이 된다. 활성영역과 부동영역의 어레이가 교번하는 것을 볼 수 있다. 예로서, 워드 라인(2621)은 활성영역을 가로지르지만, 그러나 딥 트렌치 영역(워드 라인에 대해 비활성인 영역)을 가로지른 다음, 다시 다른 활성영역을 가로지른다.
도 27은 선 1-1을 따른 웨이퍼 부분(2600)의 단면을 도시한 것이다. 웨이퍼 부분(2600)은 다수의 메모리 셀(2772)과, 그 다음의 메모리 셀(비도시)을 가로지르는 워드 라인(2770)을 포함한다. 메모리 셀(2772)은 이 분할부에서는 활성이다. 도 25의 캐패시터(Cs)는 스트랩(2742, strap), 유전체(2720) 및 플레이트(2724)를 포함한다.
이러한 메모리 셀은 예로서 P형 기판(2718)에 P형 웰(2716, well)을 발생시킴으로써 형성된다. 캐패시터 플레이트(2724)는 기판(2718)에 N형 영역(2714)을 형성함으로써 기판(2718)에 형성된다. 딥 트렌치(DT)는 기판(2718) 내로 에칭되고, 저장 캐패시터 플레이트(2714)는 N+ 도펀트(dopant)를 DT 측벽으로부터 확산해 빼냄으로써 형성된다. 노우드(node) 유전체(2720)를 형성하고, 딥 트렌치(DT)는 도핑된(doped) 폴리실리콘으로 채운다. 폴리실리콘은 매립되고, 절연 칼라(2714)는 DT의 상부 측벽부 상에 형성되고 다시 도핑된 폴리실리콘으로 채워진다. 절연 칼라(2714)는 DT의 상부 측벽부 중 하나의 상부(2790)로부터 제외되어 DT 폴리실리콘(2720)으로부터 스트랩(2742)이 확산되어 빠져 나올 수 있어야된다는 점에 유의해야 한다.
DT 폴리실리콘(2720)은 예로서 실리콘 산화물인 칼라(2714)의 노출부에 다시 매립된다. 노출된 칼라는 에칭되고, 매립부는 다시 폴리실리콘(2720)으로 충전되는데, 이로부터 스트랩(2742)은 DT 폴리실리콘(2720)을 트랜스퍼 디바이스(2772, transfer device)의 소스 또는 드레인(source, drain)으로 확산되어 빠져 나온다. 트랜스퍼 디바이스(2772, MOSFET)는 전하를 캐패시터(Cs)로 또 이로부터 이송시키기 때문에 트랜스퍼 디바이스라 불린다. 샬로우 트렌치 아이솔레이션(shallow trench isolation : STI) 구역(2728)은 DT의 부분을 덮는다.
소스 또는 드레인 구역(2738)은 트랜스퍼 디바이스(2772) 사이의 P형 웰(2716)에 형성된다. 도시된 바와 같이, 소스 또는 드레인 구역(2738)과 스트랩(2742)은 P형 웰(2716)에서 강하게 도핑된 N+ 구역이다.
박층의 게이트 산화물(2760)은 게이트(2730)를 P형 웰(2716)에서 MOSFET로부터 분리시킨다. 게이트(2730)는 일반적으로 폴리실리콘으로 형성되고, N+ 또는P+불순물(역가 전압을 변경시키는)로 도핑된다. 게이트(2730)는 메모리 셀(2772)(도 25에서는 셀(2500))의 워드 라인으로서 작용한다. STI 구역은 기판에 형성되어 도 26의 활성영역(AA)을 둘러싸서 활성 셀(2772)을 인접 셀로부터 절연시킨다. 일반적으로 STI 구역(2728), 상부 커버(2792) 및 칼라(2714)는 실리콘 산화물로 만들어진다.
또한 게이트 전도체로서 관련되는 게이트 접점 또는 와이어링 층(2732)은 게이트(2730) 상에 형성된다. 와이어링 층(2732)은 통상 텅스텐 또는 텅스텐 실리사이드로 된 층이다. 게이트(2730)와 게이트 와이어링(2732)은 최소 리소그래픽 피처 사이즈(F)와 동일한 폭을 갖는다. 이것은 1.0F인 치수(2752)로서 도시되어 있다. 이와 유사하게 게이트 사이의 간격도 역시 1.0F인 치수(2754)로서 도시되어 있다. 하나의 셀에 대한 전체 치수는 치수(2798)로서 도시되어 있다. 치수(2798)는 이 예에서는 2.0F이다.
질화물과 같은 절연체 또는 유전체(2734)는 통상 게이트(2730)의 측벽과 게이트 와이어링(2732)을 덮기 위해 형성한다. 산화물 층(2788)은 메모리 셀(2772,2770) 상에 형성하고, 절연체(2734)에 대해 선택적으로 에칭하여 DT로부터 더 떨어진 소스와 드레인 N+ 구역(2738)을 노출시키는 비트 라인 접점 개구부를 형성한다. 노출된 N+ 구역(2738)은 전도성 물질로 충전하여 비트 라인 접점(2736)을 형성한다. 마지막으로 비트 라인(2740)을 산화물 층(2788) 상에 형성하여 열과 행으로 배열된 메모리 셀(2772,2770)의 대부분으로 형성된 열 어레이에 배열된 각종 비트 라인 접점(2736)에 접속시킨다.
바람직한 실시예
본 발명의 바람직한 실시예는 메모리 셀에 이용하기 위한 그루브를 갖거나 갖지 않은 긴 게이트를 제공한다. 긴 게이트는 게이트의 실제 폭을 증가시키고 또 메모리 셀의 밀도를 동일하게 유지시키는 긴 채널을 제공한다. 게이트에 그루브를 부가하는 것은 채널(게이트가 아닐지라도)을 더 길게 하고, 또 드레인으로부터 소스를 또는 그 반대로 더 차단시켜 준다. 바람직한 실시예는 작은 스페이스와 여전히 긴 게이트를 규정하기 위해 포토리소그래픽 영상 증강기법을 사용한다. 하이브리드 레지스트 또는 상 에지 프로세싱은 작은 스페이스를 형성하기 위해 영상 증강기법으로서 사용할 수 있다. 필요에 따라 하드 마스크와 스페이서 단계를 적용하여 보다 큰 프로세스 범위를 제공하고, 작은 스페이스를 형성할 수 있다.
메모리 셀 밀도는 (특히 DRAM에서)증가하기 때문에, 스페이스를 더 작게 하는 것은 하이브리드 포토레지스트 또는 상 에지 프로세싱과 같은 영상 증강기법을 사용할 것을 필요로 한다. "정상(regular)' 포토리소그래피는 하이브리드 포토레지스트와 상 에지 프로세싱이 발생시킬 수 있는 요구된 라인 폭을 발생시키지 않는 경향이 있다. 후자의 두 가지 기법이 게이트( 및 그루브형 게이트 구조물, 단 이 구조물이 사용되는 경우) 사이에 작은 스페이스를 갖는 긴 게이트 구조물을 생산하기 위해 본 발명의 바람직한 실시예에서 사용하지만, 본 발명에 따라 형성될 수 있는 구조물과 유사한 구조물을 생산할 수 있는 어떠한 방법도 사용할 수 있다. 또한 포토리소그래피 기법은 그 변화가 광범위하고, 본 발명의 바람직한 실시예에 사용된 프로세스는 단지 예일 뿐이다.
본 발명의 실시예는 긴 게이트와 작은 스페이스가 기존의 작은 치수의 메모리 셀과 동일한 수의 "스퀘어" 또는 단위 F로 형성될 수 있도록 한다. 이것은 셀에 대한 게이트 길이가 증가함에도 개개의 셀의 치수가 동일하게 유지되도록 한다. 즉 이것은 셀로부터의 누설을 감소시킨다. 셀의 치수는 바람직한 실시예에서 후술될 것이기 때문에, 반도체 상의 구조물을 설명하기 위해 사용한 치수의 개요를 아래에 설명한다.
전술한 바와 같은 리소그래픽 F 단위는 통상의 포토리소그래피에 대한 최소 피처 사이즈이다. 특히 1F는 영상을 극도로 저하시키는 회절효과 없이 웨이퍼 상에서 노출될 수 있는 최소의 영상 사이즈이다. 그와 같이 F는 다른 노출 수단, 다른 노출 파장 및 다른 레지스트 제제에 따라 변한다. 예로서, 단지 0.7㎛의 크롬 형상을 정확하게 영상할 수 있는 글라스 상 크롬 레티클(chrome-on-glass reticle)을 이용하는 2배 노출 수단은 0.35㎛의 F를 갖는다. 이와 같은 시스템에 의해 발생한 무선 영상(레티클 상의 영상)은 웨이퍼의 포토레지스트 상에 대등한 피처를 발생시킨다. 포토레지스트가 포지티브이면, 피처는 포토레지스트의 "범프(bump)"가 되고, 포토레지스트가 네거티브이면, 피처는 포토레지스트에서 트로프(trough)가 된다. 즉 레티클 상의 무선 영상은 포토레지스트와 웨이퍼 상에서 피처로 된다. 1F 피처 사이즈는 광학 스텝퍼의 능력인 리소그래픽 시스템의 해상도 능력을 글라스 상의 크롬 영상을 이용하고 또 편축 조사(off-axis illumination)없이 평가한 것에 기초하여 선택한다.
1F보다 작은 피처는 상 에지 프로세싱, 하이브리드 레지스트 프로세싱 및 편축 조사와 같은 영상 증강기법을 통해 얻었다. 그러나 이 기법은 통상의 포토레지스트 방법과 동일한 방법으로 피처를 발생시키지 않는다. 예로서, 전술한 통상의 포토레지스트 방법을 이용하여 레티클 상에 크롬 스퀘어(무선 영상)는 (베이킹 및 현상 후에 스퀘어의 각각의 측면이 포토레지스트 층 상에서 1F보다 크게 되는) 포토레지스트 층 상에 "스퀘어" 피처를 발생시킨다. 광은 크롬 스퀘어의 에지 주위에 "벤드(bend)"되기 때문에, 포토레지스트 층 상의 "스퀘어" 피처는 실제 다소 둥근 형태로 나타난다. 즉 스퀘어 에지는 상기 현상에 의해 둥글게 된다. 그러나 포토레지스트 층 상의 피처는 레티클 상의 피처와 유사하다. 반면에 상 에지 및 하이브리드 레지스트 프로세싱은 레지스트에 '스퀘어"를 발생시키는데 부가하여 레지스트 상의 스퀘어 주위에 "루프(loop)" 피처를 발생시킨다. 따라서 레티클 상의 무선 영상은 유사 피처 플러스 루프이거나, 또는 영상 증강기법을 위해 포토레지스트에 발생된 피처와 동일하지 않다.
본 발명의 실시예는 1.0F보다 큰(긴) 게이트와, 2.0F의 셀 폭에 대해 1.0F보다 작은 스페이스를 제공한다. 하이브리드 레지스트를 이용하여 약 0.5F의 스페이스와 약 1.5F의 게이트를 만들 수 있고, 네거티브 레지스트와 상 에지 프로세싱을 이용하여 약 0.7 내지 0.8F의 게이트를 만들 수 있다. 이들의 사이즈는 셀 사이즈 2.0F를 위한 것이다. 부가적으로 하드 마스크와 스페이서 기술을 이용하면, 스페이스 사이즈를 축소시킬 수 있고, 전체 셀 사이즈를 여전히 동일하게 유지하면서도 게이트 사이즈를 증가시킬 수 있다.
도 28은 하이브리드 포토레지스트를 이용하여 긴 채널 DRAM 게이트를 형성하는 방법을 도시한 것이다. 방법(2800)은 게이트 사이에 작은 스페이스를 갖는 메모리 셀에 이용하기 위한 긴 게이트를 형성하기 위한 것이다. 웨이퍼가 단계(2810)에서 준비되면 방법(2800)이 개시된다. 이 단계는 세척, 도핑, 확산, 산화, 에피택시(epitaxy) 등을 포함한다. 일반적으로 대부분의 방법(2800)은 딥 트렌치(deep trench), 칼라, STI 영역, 플레이트 영역 및 산화물이 형성된 다음 나타난다. 부가적으로 게이트 전도체 스택(예로서 텅스텐 실리사이드의 막으로 피복되고, 이어서 테트라-에틸-오르소-실리케이트(TEOS) 산화물로 피복된 폴리실리콘)은 단계(2820)에서 통상 증착된다. 이에 따라서 게이트 전도체 스택을 포함하는 대부분의 DRAM 구조물이 형성된다.
다음에 하이브리드 레지스트를 단계(2830)에서 웨이퍼의 표면에 적용하는데, 이 하이브리드 레지스트는 어떠한 적합한 제제일 수 있다. 일반적으로 레지스트는 특정 두께(이 예에서는 0.45㎜)로 스피닝 적용한다. 다음에 웨이퍼는 단계(2840)에서 방사선에 노출시킨다. 예로서, 248nm 노출파장을 갖는 심자외선(DUV) 투사 정렬기와 0.6 개구수(NA) 렌즈 시스템이 대부분의 하이브리드 레지스트를 적절하게 노출시킬 것이다. 다음에 레지스트로 피복된 웨이퍼를 교차결합으로 일반적으로 베이킹하고, 레지스트의 노출부를 "경화(harden)"시킨다. 예로서, 100℃에서 90초 동안 웨이퍼를 베이킹하는 것은 대부분의 하이브리드 레지스트에 일반적으로 충분하다. 만약 레지스트가 베이킹될 필요 없는 제제이거나, 별도의 프로세싱 단계(예로서 웨이퍼 부분 상의 제 2 노출)를 사용하면, 베이킹은 지연되거나 실행되지 않을 수 있다.
레지스트의 노출 시에, 레지스트의 부분은 고출력 광(네거티브 톤 부분)에 노출되었고, 중간 출력의 광에 노출되었으며, 또 노출되지 않은 부분(포지티브 톤 부분)도 있다. 전술한 바와 같이, 중간 양의 광에 노출된 부분은 노출되지 않았거나 고출력 방사선에 노출된 부분에 비해 더욱 가용성을 갖는다. 이러한 가용성 부분은 현상단계에서 제거된다. 단계(2840)에서의 베이킹은 레지스트에서 구조물의 교차결합을 완성시켜 포지티브 톤 레지스트에는 영향을 미치지 않고 하이브리드 레지스트의 네거티브 톤을 불용성으로 만든다. 베이킹 후에 네거티브 톤 영역은 현상제에 불용성이 되어야 하며, 에칭 단계에서 제거되어서는 안된다.
중간 방사선에 노출된 하이브리드 레지스트의 부분의 현상과 제거는 방법(2800)의 단계(2840)에서 또한 실행될 수 있다. 예로서, 대부분의 하이브리드 레지스트는 웨이퍼를 0.14노르말(N) 테트라-메틸-암모늄 하이드록사이드(TMAH) 현상제에 침지함으로써 현상할 수 있다. 제거된 레지스트는 레지스트가 제거된 위치에 오목부 또는 스페이스를 형성한다.
웨이퍼의 에칭 전에, 제거된 레지스트에 의해 형성된 스페이스의 사이즈를 축소시키는 것이 가능하다. 이 목적으로 하드 마스크와 스페이서 기술을 사용할 수 있다. 이로써 하이브리드 레지스트 단독 사용에 의해 규정될 수 있는 것보다 더 작은 스페이스를 생산할 수 있게 된다. 이것은 게이트의 사이즈를 증가시키고 또 전체 피치를 여전히 동일하게 유지하면서도 게이트간의 사이즈를 더욱 감소시켜 준다. 이것은 도 38에서 더 상세히 설명될 것이다.
도 29는 마스크(2900)와 웨이퍼 부분(2950)의 예를 도시한 것이다. 웨이퍼부분(2950)은 고출력 노출, 베이킹 및 현상 후를 도시한 것이고, 반면에 마스크(2900)는 참조용으로 도시한 것이다. 마스크(2900)는 투명부분(2904)과 크롬화 부분(2902)을 포함한다. 크롬화 부분(2902)은 모든 입사 방사선(비도시)을 차단하고, 투명부분(2904)은 모든 입사 방사선을 통과시킨다. 웨이퍼 부분(2950)은 하이브리드 레지스트 충(2930), 절연 층(2940), 와이어링 또는 게이트 접점 층(2945) 및 게이트 전도체 층(2960)을 갖는 프로세스된 웨이퍼 부분이다. 하이브리드 레지스트 층(2930)은 네거티브 톤 부분(2934, 방사선에 노출된 부분), 스페이스(2980) 및 포지티브 톤 부분(2932, 방사선에 노출되지 않은 부분)으로 분할된다. 중간 노출구역은 스페이스(2980)를 형성하기 위해 제거되어 있다. 도 29는 방법(2800)의 단계(2840) 이후에 취한 웨이퍼 부분의 "스냅사진(snapshot)"이다.
크롬화 부분이 마스크 상에 놓이는 위치에서는 항상 현상 후의 웨이퍼 상에서 크롬화 부분을 둘러싸는 작은 스페이스가 있다는 의미에서 스페이스(2980)는 "해자(moat)와 유사하다. 스페이스(2980)는 크롬화 부분(2902)과 투명부분(2904)을 분할하는 라인의 중심에 정확히 위치하는 것으로 도시되어 있는데, 실제로는 크롬화 부분(2908)으로부터 떨어져 어느정도 비대칭일 수 있다. 이러한 비대칭으로 인하여 크롬화 부분(2902)의 에지와 비교하여 스페이스(2980)가 중심을 벗어나게 된다. 그러나 비대칭의 정도는 사용된 프로세스에 따르고, 도 29는 간단하게 설명하기 위하여 스페이스(2980)가 크롬화 부분의 각각의 에지 하에 중심이 놓이도록 도시한 것이다.
도 28을 다시 참조하면, 게이트 스택을 패터닝하는 것은 다음 단계(2870)다.에칭 프로세스는 물질이 제거되는 곳에 스페이스 또는 오목부를 형성한다. 하이브리드 레지스트는 에칭이 물질을 제거하지 않는 것이 바람직한 영역을 보호한다. 즉 에칭은 레지스트가 존재하지 않는 영역에 오목부를 발생시키는 선택적 프로세스이다.
에칭이 완료하면, 웨이퍼는 단계(2880)에서 세척된다. 세척은 일반적으로 희생성 산화물의 성장과, 산화물, 레지스트 및 완충된 불화수소(BHF) 침지로부터의 오염물의 제거를 포함한다.
도 30은 에칭 및 세척 후의 웨이퍼 부분(2950)을 도시한 것이다. 이제 스페이스(2980)는 절연 층(2940), 와이어링 또는 게이트 접점 층(2945) 및 게이트 전도체 층(2960)을 통해 하향 연장된다. 부가적으로 산화물 층(2760)은 스페이스(2980)가 P형 웰(2716)에 약간 들어가도록 제거할 수 있다. 웨이퍼 부분(2950)은 방법(2800)의 단계(2880) 후의 결과로 될 것이다.
도 28을 다시 참조하면, DRAM을 완성하기 위하여 다른 프로세싱 단계를 단계(2980)에서 채택한 것을 알 수 있다. 예로서, 산화물이 통상 형성되고, 비트 라인이 증착되어 있다. 이 단계는 메모리 셀과 칩을 완성하기 위하여 필요한 모든 단계를 포함한다.
도 31은 DRAM 어레이의 가능한 마지막 대안을 도시한 것이다. 웨이퍼(2950)는 데이터를 스트랩(2742) 내로 기록 및 판독할 수 있도록 부가된 비트 라인 접점(2736), 비트 라인(2740) 및 산화물(2788)과 같은 많은 필요한 구조물을 포함한다.
도 31은 게이트 전도체 사이의 스페이스 사이즈가 작은 것을 나타내는 치수(3120)와, 게이트 사이즈가 큰 것을 나타내는 치수(3130)를 보여준다. 피치(3140)는 일반적으로 종래의 DRAM 디바이스와 다르지 않다. 예로서 도 27에 도시된 바와 같이, 정상 피치(2798)는 2.0F로서, 1.0F에서의 치수(2752, 게이트 전도체 또는 게이트의 폭)와, 치수(2754, 게이트간의 스페이스 폭)를 포함한다. 본 발명의 어떤 실시예에서, 치수(3120, 게이트간의 스페이스 폭)는 약 0.5F이고, 치수(3130, 게이트 전도체의 폭)는 약 1.5F이다. 즉 치수(3140)는 2.0F에서 유지되지만, 게이트 전도체는 증가한다. 이러한 실시예에서의 게이트는 스페이스 사이즈의 적어도 2 배로 되는 폭을 갖는다. 사용될 프로세스와 프로세스의 변경으로 인해, 정확한 치수는 이 실시예에서는 변하게 됨을 유의해야한다. 다른 실시예에서는 스페이스가 더 커지게 된다. 예로서, 상 에지 프로세싱은 일반적으로 0.7F 정도의 약간 큰 스페이스를 발생시키는데, 이것은 게이트가 약 1.3F로 되는 것을 의미한다. 전술한 바와 같이, 긴 게이트는 누설을 감소시키고, 저장시간과 비트 에러율을 향상시킨다.
누설을 더 감소시키기 위하여, 그루브는 본 발명의 실시예에 의해 생성된 게이트에 추가할 수 있다. 그루브를 게이트에 추가하면, 누설이 감소하고 비트 에러와 저장시간이 더 증가한다. 부가적으로 그루브를 갖는 본 발명의 실시예를 사용하면, 그루브는 더욱 용이하게 게이트에 정렬되고, 이것은 공정범위를 더 넓게 한다. 그루브는 채널 길이를 연장시키고, 소스를 드레인으로부터 차단시키는데 도움이 된다. 이러한 양자의 장점으로 누설이 감소하게 된다.
그루브형 게이트 구조물은 후루가와 등이 "그루브형 트랜스퍼 다바이스를 갖는 DRAM 셀"이란 발명의 명칭으로 출원한 문서 번호 제 BU9-97-107호에 상세히 기재되어 있다. 본 발명에 사용된 그루브는 제 BU9-97-107호에 기재된 방법 중 어느 하나의 방법으로 형성될 수 있다. 본 발명의 긴 게이트와 짧은 스페이스의 조합은 게이트가 그루브에 더욱 용이하게 정렬될 수 있도록 해준다. 반면에 짧은 게이트 전도체는 게이트 전도체 스택이 그루브에 정렬되는 것을 더 어렵게 한다. 예로서 그루브가 0.5F의 폭을 가지면, 1.0F 게이트만이 에러가 발생하는 그루브의 중심으로부터 0.25F 떨어진 간격보다 약간 크게될 필요가 있다. 중심으로부터 0.25F보다 큰 간격으로 인하여 게이트 전도체는 그루브를 완전히 덮지 않게 되고, 이것은 일반적으로 단락이나 다른 결함을 일으킨다. 본 발명의 실시예에 따라 제조된 긴 게이트는 프로세싱 공차를 높게 해주고, 그루브는 여전히 게이트에 의해 덮이게 해준다.
프로세싱 공차에 있어서, 제조 프로세싱의 이상으로부터의 편차량은 통상 시그마의 항으로 표시된다. 시그마는 표준 편차의 단위로서, 실제 프로세스가 이론 프로세스와 얼마나 다른가를 측정하는 것이다. 제조 프로세스에서는 항상 이론과는 어느 정도 편차가 있다. 예로서 반도체 제조에 있어서, 마스크 중첩 에러 또는 리소그래픽 영상 사이즈 에러는 디자인된 패턴 형성체를 이론으로부터 편차를 일으킬 수 있다. 이러한 작은 에러는 다른 에러를 수반하여 불량 반도체 칩을 야기할 수 있다. 하나의 웨이퍼 상이 일부 또는 모든 칩이 정상적으로 작용하는 것은 아니다. 이러한 손실된 칩은 반도체 제조업체에는 매우 비싼 것이다. 반도체 제조업체는 3시그마 또는 본 발명이 유익하게 되는 6 시그마까지 요구한다. 가우시안(Gaussian)(또는 노르말) 분포를 가정하면, 이것은 99.7%(0.3% 에러) 또는 99.99%의 실현을 각각 요구한다. 게이트 전도체의 폭이 본 발명의 실시예에 따라 증가하기 때문에, 그루브형 게이트 구조물을 갖는 본 발명은 수율을 증대시킨다.
대부분의 리소그래픽 프로세스에 있어서, 조합된 영상 사이즈와 중첩 공차는 3 시그마 프로세스를 얻기 위하여 약 0.5F와 동일해야 한다. 즉 상기한 예에 있어서, 고장이 발생하기 전에 그루브에 대한 게이트 전도체의 에지의 위치상 전이에서 0.5F의 공차를 필요로 하는 것이다. 1F 게이트 전도체에 대해 공차는 단지 0.25F이다. 게이트 전도체의 폭을 1.5F로 증가시킴으로써 이 공차는 3 시그마에 호환성이 있는 0.5F로 증가될 수 있다.
그루브는 게이트 전도체 스택을 형성하기 전에 그루브를 형성함으로써 본 발명에 추가될 수 있다. 이 방식으로 게이트 산화물은 그루브형 게이트 하에서 완전해지고, 그루브의 모든 면을 덮게 된다. 즉 방법(2800)의 단계(2810)에서 그루브는 형성될 수 있게 된다. 그루브와 게이트 전도체 스택을 형성하는 것은 전술한 특허원에 기재되어 있다. 그루브와 게이트 전도체 스택이 형성되면, 방법(2800)의 다른 단계(2830 등)가 실행될 수 있다.
도 32는 그루브형 게이트 구조물을 형성하기 위한 웨이퍼의 패터닝의 예를 도시한 것이다. 측방향에 위치한 것으로 도시한 마스크(3200)는 크롬화 영역(3210)과 투명 영역(3220)을 갖는다. 웨이퍼 부분(3202)은 하이브리드 레지스트 층(3240)이 추가되고, 고강도 광에 노출되고, 베이킹되고, 현상되며, 또 웨이퍼 부분(3202)이 에칭된 이후를 도시한 것이다. 이러한 단계는 방법(2800)의 단계(2810)에서 실행된다. 개구부 또는 스페이스(3230)는 P형 웰(2716) 내로 에칭되어 있다. 레지스트는 박리되어 그 표면에 형성된 그루브를 갖는 기판을 남긴다. 게이트 산화물은 증착되고 성장하여 방법(2800)의 단계(2820)에서와 같이 형성된 게이트 전도체 스택이 된다.
완전한 게이트 전도체 스택과 비트 라인이 증착되면, DRAM 어레이는 도 33의 웨이퍼(3250)와 유사해야 한다. 도 33의 그루브(3280)는 게이트 전도체(2960) 하에 형성되어 게이트 전도체가 증착된 후 게이트 전도체(2960)의 일부로 효과적으로 된다. 치수(3290,3291)는 중첩 치수이다. 중첩 치수(3291)는 게이트 전도체가 그루브(3280)를 완전히 덮지 않을 때까지 게이트 전도체가 우측으로 "이동(증착)"할 수 있는 간격이고, 중첩 치수(3290)는 게이트 전도체(2960)가 좌측으로 이동하여 그루브(3280)를 완전히 덮을 수 있게 하기 위한 간격이다. 어떠한 방향으로 조금이라도 더 이동하는 것은 게이트 전도체가 그루브를 덮지 않도록 하여 어떠한 결함을 야기한다. 예로서, 게이트와 접점간의 전기단락이 발생하면, 게이트 전도체와 그루브의 에지간의 갭은 바람직하지 않게 에칭되어 그루브 충전물질이나 그루브 전도성 물질을 에칭하게 된다.
도 34와 35는 웨이퍼의 상면을 도시한 것이다. 이 도면들은 레지스트가지지 영역에서 제거된 것, 즉 하이브리드 레지스트 프로세싱에 의해 야기된 "루프"가 제거된 것을 도시한 것이다. 도 34는 방법(2800)의 단계(2840) 직후 하이브리드 레지스트가 패터닝된 웨이퍼의 스냅사진이다. 노출 후 베이킹 전의 레지스트는 고노출영역, 저노출 영역 및 중간노출 영역을 갖게된다. 도면에서 빗금친 부분은 노출 레벨을 나타낸다. 웨이퍼 부분(3300)은 비노출(포지티브 톤) 부분(3340), 고 에너지 노출(네거티브 톤) 부분(3330) 및 중간 에너지 노출 부분(3350)을 갖는다. 이 예에서 비노출 부분(3340)의 형상에 해당하는 마스크는 도 34에 도시된 형상을 발생시킨다. 어레이(3310)는 중간 에너지 노출 부분이 방법(2800)의 단계(2860)에서 제거된 후 나중에 게이트가 되는 고 에너지 노출 영역 및 비노출 영역의 일련의 교번 라인으로 도시되어 있다(이 예에서, 게이트 영역들은 다른 폭으로 도시되어 있지만, 정상적으로는 동일 폭을 갖는 게이트 구조물이 사용될 것이다.). 지지 영역(3320)은 센스 앰프 등과 같은 타이밍 회로에 추후 이용되는 지지체의 게이트 전도체를 도시한 것이다.
베이킹(이것이 필요할 경우) 후, 지지 영역(3320)에서 비노출 구역을 제거하는 것이 바람직하다. 제 2 노출은 어레이에서 어둡고 지지체에서는 열린 레티클을 이용하여 실행하는 것이 바람직하다. 이 노출은 적어도 중간 에너지 광원을 이용하여 실행한다. 사전에 노출되지 않았던 비노출 부분(3340)은 이제 적어도 중간 에너지로 노출하면, 이 영역은 현상제에 가용성으로 된다. 고 에너지 노출 영역은 제 2 노출에 영향을 받지 않는다. 제 2 후노출 베이킹은 일반적으로 실행하지 않는다. 이 결과는 도 35(현상 후)에 도시되어 있는데, 비 블랭킷 노출 영역(3360)은 비노출 영역(3340)이 노출되는 것을 방지하고, 블랭킷 노출 영역(3370)은 비노출 부분(3340)을 노출시켜 중간 에너지 노출 영역(3350)의 큰 영역을 발생시킨다. 즉 이 블랭킷 노출은 방법(2800)의 단계(2840,2860) 사이의 단계이다. 레지스트의 중간 에너지 노출 영역은 방법(2800)의 단계(2860)에서 후속 제거된다. 당업자에 알려진 다른 방법도 하이브리드 레지스트를 지지 영역으로부터 제거하는데 사용할 수 있다.
이제까지 설명한 것은 하이브리드 레지스트를 사용하며, 그루브형 게이트를 갖거나 갖지 않은 긴 게이트 DRAM 구조물을 형성하기 위한 한 바람직한 실시예이다. 이와 유사하게 다른 영상 증강기법을 이용하여 동일한 구조물을 형성할 수 있다. 특히 상 마스크 프로세싱을 이용하여 긴 게이트와 게이트간의 작은 스페이스, 또는 긴 게이트와 작은 스페이스를 갖는 그루브형 게이트 구조물을 형성할 수 있다.
도 36은 상 에지 프로세싱을 사용하여 그루브를 갖거나 갖지 않은 긴 게이트를 형성하기 위한 방법(3500)의 공정도이다. 방법(3500)은 방법(2800)과 매우 유사하기 때문에 여기서는 주요 차이만 설명한다. 하나의 뚜렷한 차이는 대부분의 프로세싱 단계에서 하이브리드 레지스트 대신에 네거티브 레지스트를 사용한다는 것이다. 상 에지 프로세싱은 일반적으로 하이브리드 레지스트 프로세싱에 의해 만들어진 스페이스만큼 작게 만들지 못하기 때문에, 하드 마스크와 스페이서 기술을 이용하여 레지스트에 만들어지는 스페이스의 사이즈를 감소시키는 것이 유리하다. 그러면 이 스페이스는 에칭을 실행할 때 게이트 전도체간의 작은 스페이스로 된다. 하드 마스크와 스페이서 기술은 또한 원하는 경우에 그루브형 게이트 구조물을 위한 그루브를 형성하는데 이용할 수 있다. 그루브가 작아지면, 게이트를 그루브에 쉽게 정렬할 수 있어서 프로세스 범위가 커진다.
방법(3500,2800)간의 다른 주요한 차이는 일반적으로 블랭킷 노출을 지지 영역에 사용하지 않는다는 점이다. 그 대신에 트림 마스크를 사용하여 어레이의 단부에서 원하지 않는 트렌치를 제거한다. 이것은 도 39와 40에서 상세히 설명한다.
도 36의 방법(3500)에서, 네거티브 레지스트를 단계(3520,3530)에서 증착하고 패터닝한 후, 게이트간의 작은 스페이스를 단계(3570)에서 바로(추가 프로세싱 없이 즉시) 에칭할 수 있거나, 또는 하드 마스크 및 스페이서 기술을 단계(3560)에서 사용하여 전체 게이트 전도체 스택을 에칭하기 전에 스페이스의 사이즈를 축소시킬 수 있다. 게이트간의 스페이스 사이즈를 축소시키기 위한 하드 마스크와 스페이서 기술을 사용하는 방법에는 여러 가지가 있는데, 하기에 두 가지의 가장 바람직한 방법을 설명한다.
도 37은 네거티브 레지스트를 적용하고 패터닝(방법(3500)의 단계(3530) 후)한 후의 웨이퍼를 도시한 것이다. 이 도면에는 상 에지 마스크(3600)와 웨이퍼 부분(3650)이 도시되어 있다. 상 에지 마스크는 개방(상이 전이되지 않은) 부분(3604)과 상 전이 부분(3602)을 포함한다. 개방 부분(3604)은 입사 방사선에 간섭하지 않는 반면, 상 전이 부분(3602)은 입사광의 상을 180도 전이시킨다. 본 발명의 배경에서 설명한 바와 같이, 이것은 두 개의 마스크 부분의 접합부 근처의 영역에서 파괴적인 간섭을 일으킨다. 이러한 파괴적인 간섭은 상기 영역에서 광 강도를 낮춰서 네거티브 레지스트가 교차결합되지 않도록 하고, 또 현상제에 불용성이 되지 않도록 한다. 즉 베이킹(네거티브 포토레지스트가 교차결합되는데 도움이 됨)과 현상 후에, 상기한 약한 강도의 방사선에 노출된 영역은 제거된다.
웨이퍼 부분(3650)은 이러한 제거와 노출 프로세스를 보여준다. 웨이퍼 부분(3650)은 방법(3500)의 단계(3550) 후의 웨이퍼의 스냅사진이다. 네거티브 레지스트 층(3630)은 저 에너지 방사선에 노출되었고, 이어서 현상 중에 제거된 고 에너지 노출 부분(3635)과 스페이스(3690)를 갖는다.
하드 마스크와 스페이서 기술을 이 지점에서 스페이스(3690)의 사이즈를 축소시키기 위해 사용하지 않는 경우, 방법(3500)의 단계는 방법(2800)의 단계와 매우 유사하다. 긴 게이트 전도체와 그루브형 게이트를 형성하기 위해 포함된 주요 단계를 눈으로 다시 확인하기 위해서는 방법(2800)에 관련된 도해를 참조하기 바란다. 스페이서 기술을 스페이스(3690)의 사이즈를 축소시키기 위해 사용하는 경우(게이트간의 스페이스 폭이 에칭 후에 감소됨), 도 38에 도시된 것과 유사한 도해를 얻게된다.
도 38은 스페이스(3690)의 사이즈를 축소시키기 위해 스페이서를 사용하는 바람직한 방법을 보여준다. 네거티브 레지스트 충(비도시)은 패터닝되고 현상되며, 웨이퍼는 에칭되어 절연 층(3640)에 도시된 0.8F 스페이스를 발생시킨다 (방법(3500)의 단계(3530)에 해당). 이 지점에서 스페이스의 사이즈를 축소시키기 위해 스페이서를 사용하는 바람직한 방법이 단계(3560)의 실행으로써 개시된다. 네거티브 레지스트 층은 단계(3560)에서 제거된다. 다음에 절연 층(3640) 상에 제 2 막(일반적으로 유전체)을 층으로 형성하고, 제 2 막을 방향성 에칭함으로써 측벽 스페이서(3740)를 절연 층(3640)에 추가한다. 방향성 에칭(일반적으로 반응성 이온 에칭)은 막을 수평 표면으로부터 제거하여 도 38에 도시된 바와 같이 수직 표면 상에 스페이서(3740)를 남긴다. 제 2 막의 두께는 원하는 스페이스 감소에 의해 결정된다. 예로서, 0.8F 스페이스와 0.4F 스페이스를 원하면, 형성될 제 2 막의 두께는 0.2F로 될 것이다. 스페이스의 양 측벽 상의 두 개의 스페이서는 스페이스를 0.2F(제 1 스페이서) 및 또 다른 스페이스를 0.2F(제 2 스페이서), 즉 0.4F의 전체 스페이스 폭을 감소시킨다. 스페이서가 형성된 후, 와이어링 또는 게이트 접점 층(3645)과 게이트 전도체 층(3660)을 에칭하여 스페이스(3690)를 발생시킨다. 이 다음에 스페이서(3740)는 원하는 경우에 제거하고, 후속 프로세싱을 실행하여 DRAM 구조물을 완성한다(예로서 절연 물질의 증착 및 워드 라인의 증착 등). 이 방법은 또한 도 28의 하이브리드 레지스트 방법(2800)으로 형성된 스페이스의 사이즈를 축소시키는데 사용할 수 있다. 부가적으로, 당업자에 알려진 어떠한 방법도 본 발명의 바람직한 방법을 위해 스페이스의 사이즈를 축소시키는데 사용할 수 있을 것이다.
마지막으로, 도 39와 40은 노출 후의 웨이퍼의 상면을 도시한 것이다. 이 도면들은 상 에지 프로세싱에 의해 야기된 "루프"의 단부를 절단한 것을 보여준다. 도 39는 고강도 방사선에 노출된 후의 웨이퍼 부분(3800)을 도시한 것이다. 고강도 노출 영역(3880)은 어레이(3810)에서 저강도 노출 영역(3840) 다음에 있다. 이 예에서 마스크의 크롬화 부분은 비노출 부분(3850)을 지지체(3820)에 발생시키기 위해 추가되어 있다. 비노출 부분(3850)과 저강도 노출 영역(3840)은 후속 현상단계에서 제거될 것이다. 어레이(3810)의 단부에 있는 고강도 노출 영역(3880)의 부분을 제거하기 위하여 트림 마스크(3860)를 사용할 수 있다. 루프를 제거하기 위하여트림 마스크를 사용한 결과는 도 40에 도시되어 있으며, 이하 트림 마스크를 사용하기 위한 프로세스를 설명한다.
트림 마스크 단계는 일반적으로 산화물과 같은 게이트 전도체 캡을 증착 또는 성장시킨 후에 실행한다. 게이트 전도체 캡은 하드 마스크로서 작용한다. 다음에 레지스트를 적용하고, 노출시키고, 현상하며, 및 마스크(트림 마스크(3860))로서 사용하여 트림 영역에서 노출된 산화물을 에칭한다. 그런 다음 트림 레지스트를 박리시키고, 에칭된 산화물 패턴을 사용하여 게이트 전도체 스택에서 전도성 층의 에칭부를 마스킹한다. 이 프로세스는 확산영역 상의 게이트 산화물에서 행해지는 에칭량을 최소로 하기 때문에 바람직하다. 상 패턴이 전체 게이트 전도체 스택을 통하여 초기 에칭된 경우라면, 트림 에칭부는 게이트 스택의 전체 에칭부에 걸쳐 게이트 산화물의 부분 상에서 충돌하게 될 것이며, 그 선택은 불충분한 것으로 될 수 있다. 또한 전체 게이트 스택이 상 마스크 레지스트 층에서 에칭된 경우라면, 트림 마스크의 노출 중에 더욱 많은 토포그래피(topography)가 발생하며, 이것은 영상 사이즈 제어를 유지하고 또 딥 토포그래피 영역에서 잔류 레지스트를 피하면서 트림 부분을 프린팅하는 것을 더욱 어렵게 한다.
즉 게이트 스택을 완전히 에칭한 다음 트림밍 단계를 실행하는 한, 게이트 스택 에칭부를 위한 패턴을 방법(3500)의 단계(3520-3560)에서와 같이 적용하고, 방법(3500)의 단계(3570)에서 절연 층을 에칭하며, 네거티브 레지스트(사용되었다면 스페이서도 같이)를 박리시킨 다음, 새로운 층의 레지스트(포지티브 또는 네거티브)를 적용하여 레지스트의 노출, 베이킹 및 현상 후에 트림 마스크 영역(3860)을 벗기거나 드러내기 위하여 패터닝하는 것이 바람직하다. 다음에 트림 마스크 영역(3860)을 에칭하여 루프를 제거하고, 레지스트 층을 제거하며, 그리고 절연 층의 사전 에칭(단계(3570))에 의해 발생한 "마스크"를 사용하여 게이트 전도체 스택을 에칭할 수 있다. 도 39와 40은 이 프로세스를 예시한 것이다. 따라서 트림 마스크 영역(3860)은 루프가 어레이의 단부에서 제거될 수 있도록 한다.
하이브리드 레지스트와 상 에지 프로세싱에 부가하여 다른 기법을 사용하여 게이트간의 작은 스페이스를 형성할 수 있다. 예로서, 에칭된 영상의 측벽을 따라서 맨드릴을 형성하는 것이 가능하다. 맨드릴은 산화물이나 질화물로 될 수 있다. 이 맨드릴 또는 스페이서는 스페이서를 만들 수 있는 만큼 극히 얇아질 수 있다. 스페이서간의 갭은 폴리실리콘과 같은 다른 물질로 충전될 수 있다. 맨드릴은 습식 또는 건식 에칭으로 제거하여 작은 스페이스를 만들 수 있다. 불행하게도 이와 같은 종류의 프로세싱은 현재 매우 복잡하고 고가여서 적합하지 않다. 부가적으로, 하드 마스크와 스페이서 기술과 조합된 정식 레지스트와 포토리소그래픽 프로세스를 이용하여 작은 스페이스를 에칭하고, 동일한 피치 사이즈에 대한 긴 게이트를 형성할 수 있다.
따라서 바람직한 실시예는 긴 게이트와 게이트간의 작은 스페이스를 형성하기 위하여 하이브리드 레지스트와 상 에지 프로세싱의 독특한 특성을 이용하는 것이다. 이로써 게이트는 길게 하면서도 피치는 동일하게 유지할 수 있다. 바람직한 실시예는 누설은 작고, 사이즈는 물리적으로 동일한 셀을 발생시킨다. 이 구조물에 그루브형 게이트를 추가함으로써 누설 효과를 감소시킨다.
이상 본 발명을 긴 게이트를 형성하기 위하여 하이브리드 레지스트와 상 에지 프로세싱을 이용한 실시예들을 참조하여 도시하고 상세히 설명했지만, 바람직한 실시예들은 누설의 감소와, 전체 피치는 증가시키지 않고 게이트 사이즈의 증가는 필요한 다른 용도에 적용될 수 있으며, 또한 본 발명의 정신과 범주 내에서는 여러 가지 변형이 이루어질 수 있음을 당업자는 이해할 수 있을 것이다.
본 발명은 누설 전류를 제한하기 위해 메모리 디바이스에 사용된 게이트 전도체를 길게 하는 한편, 셀의 전체 사이즈를 동일하게 유지할 수 있게 하며, 또한 각각의 게이트에 대한 채널 길이를 게이트간의 스페이스 사이즈를 감소시켜 증가시킨다. 이에 따라서 서두에서 언급한 종래의 문제점들이 해소되고 반도체 제조공정을 간단하고 저렴하게 처리할 수 있으며 또한 수율을 증가시켜 준다.

Claims (25)

  1. 메모리 디바이스의 트랜지스터 형성 방법에 있어서,
    ① 기판 상에 게이트 스택(gate stack) 층을 형성하는 단계와,
    ② 단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하여 스페이스/라인/스페이스(space/line/space) 조합을 형성하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―와,
    ③ 상기 게이트의 대향 측면 상의 기판 내에 제 1 및 제 2 소스/드레인(source/drain) 영역을 형성하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 스택 층은 절연층을 더 포함하며,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    상기 두개의 스페이스의 폭들을 감소시키도록 절연층 상에 측벽 스페이서(sidewall spacer)를 형성하는 단계를 포함하되, 상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 되는
    메모리 디바이스의 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 기판 상에 게이트 스택 층을 형성하는 단계는
    ① 게이트보다 작은 폭을 갖는 그루브(groove)를 기판 내에 형성하는 단계와,
    ② 기판 위에 절연층을 형성하는 단계와,
    ③ 상기 게이트 스택 층을 증착하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 게이트보다 작은 폭을 갖는 그루브를 기판 내에 형성하는 단계는, 하이브리드 포토레지스트(hybrid photoresist)를 이용하여 상기 그루브를 형성하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 소스/드레인 영역 중 하나에 전기 접속되는 저장 전극을 갖는 딥 트렌치 캐패시터(deep trench capacitor)를 기판 내에 형성하는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 소스/드레인 영역 중 다른 하나에 전기 접속되는 비트 라인(bitline)을 형성하는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  7. 제 1 항에 있어서,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    상기 하나의 게이트와 두개의 스페이스를 규정하도록 하이브리드 포토레지스트를 이용하는 단계를 포함하되, 상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 되는
    메모리 디바이스의 트랜지스터 형성 방법.
  8. 제 1 항에 있어서,
    상기 게이트 스택 층은 절연층을 더 포함하며,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 상기 게이트 스택 층 상에 하이브리드 포토레지스트 층을 증착하는 단계와,
    ② 상기 하이브리드 포토레지스트의 제 1 부분은 높은 노출 레벨로 노출되고, 그의 제 2 부분은 중간 노출 레벨로 노출되며, 그의 제 3 부분은 낮은 노출 레벨로 노출되도록 한 형상을 가진 마스크를 통해 하이브리드 포토레지스트 층을 노출시키는 단계와,
    ③ 하이브리드 포토레지스트의 제 2 부분이 제거되어 절연층의 두 개의 영역을 노출시키도록 하이브리드 포토레지스트 층을 현상하는 단계와,
    ④ 상기 절연층을 에칭하는 단계와,
    ⑤ 상기 절연층의 두 개의 영역의 폭을 감소시키기 위해 상기 절연층의 측벽 상에 스페이서를 형성하는 단계와,
    ⑥ 두 개의 스페이스를 형성하기 위해 상기 절연층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    상기 하이브리드 포토레지스트 층의 현상 단계는 적어도 하나의 루프(loop)를 더 노출시키는 단계를 포함하며,
    상기 기판은 절연층의 두 개의 영역이 형성될 게이트 영역과, 상기 적어도 하나의 루프가 형성될 적어도 하나의 지지 영역을 더 포함하며,
    상기 방법은, 상기 하이브리드 포토레지스트 층의 노출 단계 후 하지만 그 현상 단계 전에, 하이브리드 포토레지스트 층의 현상 단계에서 현상제에 가용성으로 되는 하이브리드 포토레지스트를 노출할 수 있는 적어도 중간 광 에너지로 상기 적어도 하나의 지지 영역을 블랭킷(blanket) 노출시키는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  10. 제 1 항에 있어서,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 상기 게이트 스택 층 상에 하이브리드 포토레지스트 층을 증착하는 단계와,
    ② 상기 하이브리드 포토레지스트의 제 1 부분은 높은 노출 레벨로 노출되고, 그의 제 2 부분은 중간 노출 레벨로 노출되며, 그의 제 3 부분은 낮은 노출 레벨로 노출되도록 한 형상을 가진 마스크를 통해 하이브리드 포토레지스트 층을 노출시키는 단계와,
    ③ 하이브리드 포토레지스트의 제 2 부분이 제거되어 상기 게이트 스택 층의 두 개의 영역을 노출시키도록 하이브리드 포토레지스트 층을 현상하는 단계와,
    ④ 상기 두 개의 스페이스를 형성하기 위해 상기 게이트 스택 층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  11. 제 1 항에 있어서,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 상기 게이트 스택 층 상에 네거티브 포토레지스트 층을 증착하는 단계와,
    ② 상기 네거티브 포토레지스트 층의 두 개의 영역을 규정하기 위해 네거티브 포토레지스트 층을 노출시키는 단계와,
    ③ 상기 게이트 스택 층의 두 개의 영역을 노출시키기 위해 네거티브 포토레지스트 층을 현상하는 단계와,
    ④ 상기 두 개의 영역의 폭을 감소시키기 위해 네거티브 포토레지스트 층의 측벽 상에 스페이서를 형성하는 단계와,
    ⑤ 상기 두개의 스페이스를 형성하기 위해 상기 게이트 스택 층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 게이트 스택 층은 상기 네거티브 포토레지스트 층 아래에 놓인 절연층을 더 포함하고,
    상기 네거티브 포토레지스트 층의 현상 단계는 적어도 하나의 루프를 더 노출시키며,
    상기 기판은 상기 게이트 스택 층의 두 개의 영역이 형성될 게이트 영역과, 적어도 하나의 루프가 형성될 적어도 하나의 지지 영역을 더 포함하며,
    상기 두개의 스페이스를 형성하기 위해 상기 게이트 스택 층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 포토레지스트의 네거티브 층을 제거하는 단계와,
    ② 하드 마스크를 발생시키기 위해 절연층의 적어도 일부를 통해 에칭하는 단계와,
    ③ 상기 게이트 스택 층 상에 포토레지스트의 제 2 층을 증착하는 단계와,
    ④ 적어도 하나의 루프를 노출시키는 트림 마스크(trim mask)를 적어도 하나의 지지 영역에 발생시키기 위해 포토레지스트의 제 2 층을 패터닝하는 단계와,
    ⑤ 적어도 하나의 루프를 제거하기 위해 상기 게이트 스택 영역을 트림 마스크에서 에칭하는 단계와,
    ⑥ 포토레지스트의 제 2 층을 제거하는 단계와,
    ⑦ 하드 마스크를 이용하여 상기 게이트 스택 층을 에칭하는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  13. 제 1 항에 있어서,
    상기 게이트 스택 층은 절연층을 더 포함하고,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 상기 게이트 스택 층 상에 네거티브 포토레지스트 층을 증착하는 단계와,
    ② 상기 네거티브 포토레지스트 층의 두 개의 영역을 규정하기 위해 상기 네거티브 포토레지스트 층을 노출시키는 단계와,
    ③ 상기 게이트 스택 층의 두 개의 영역을 노출시키기 위해 상기 네거티브 포토레지스트 층을 현상하는 단계와,
    ④ 상기 절연층을 에칭하는 단계와,
    ⑤ 상기 절연층의 두 개의 영역의 폭을 감소시키기 위해 상기 절연층의 측벽 상에 스페이서를 형성하는 단계와,
    ⑥ 상기 두 개의 스페이스를 형성하기 위해 상기 절연층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  14. 제 1 항에 있어서,
    단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―는,
    ① 상기 게이트 스택 층 상에 네거티브 포토레지스트 층을 증착하는 단계와,
    ② 제 2 영역 및 제 3 영역에 인접하는 제 1 영역을 포함하는 마스크를 통해 네거티브 포토레지스트 층을 노출시키는 단계―상기 제 1 영역과 제 3 영역은 제 1 상에 놓이고, 상기 제 2 영역은 상기 제 1 상으로부터 약 180도의 위상차가 나는 제 2 상에 놓여, 상기 제 2 영역을 통과한 광이 상기 제 1 및 제 3 영역을 통과한 광과는 약 180도의 위상차를 가지게 되며, 상기 네거티브 포토레지스트의 제 1 부분은 높은 노출 레벨로 노출되고, 제 2 부분은 낮은 노출 레벨로 노출되며, 낮은 노출 레벨은 제 1 및 제 2 소스/드레인 영역의 인접부와 제 2 및 제 3 영역의 인접부 하부에서 나타남―와,
    ③ 하이브리드 포토레지스트의 제 2 부분이 제거되어 상기 게이트 스택 층의 두 개의 영역이 노출되도록 상기 네거티브 포토레지스트 층을 현상하는 단계와,
    ④ 상기 두개의 영역의 폭을 감소시키기 위해 상기 네거티브 포토레지스트 층의 측벽 상에 스페이서를 형성하는 단계와,
    ⑤ 상기 두 개의 스페이스를 형성하기 위해 상기 게이트 스택 층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  15. 메모리 디바이스의 트랜지스터 형성 방법에 있어서,
    ① 기판 상에 게이트 스택 층을 형성하는 단계와,
    ② 단일 상(single image)으로부터 하나의 게이트(a gate)와 두개의 스페이스(two spaces)를 동시에 규정하도록 상기 게이트 스택 층을 패터닝하는 단계로서, 상기 게이트 스택 층 패터닝 단계는
    ㉠ 상기 게이트 스택 층 상에 네거티브 포토레지스트 층을 증착하는 단계와,
    ㉡ 상기 네거티브 포토레지스트 층의 두 개의 영역을 규정하기 위해 상기 네거티브 포토레지스트 층을 노출시키는 단계와,
    ㉢ 상기 게이트 스택 층의 두 개의 영역을 노출시키기 위해 상기 네거티브 포토레지스트 층을 현상하는 단계와,
    ㉣ 상기 두 개의 스페이스를 형성하기 위해 상기 게이트 스택 층의 두 개의 영역을 에칭하는 단계―상기 게이트는 상기 두개의 스페이스 사이에 위치하여 스페이스/라인/스페이스(space/line/space) 조합을 형성하며, 상기 게이트와 상기 두개의 스페이스 중의 하나의 스페이스의 전체 폭은 대략 2.0F이며, 상기 게이트의 폭은 상기 하나의 스페이스의 폭의 적어도 두배가 됨―를 포함하는 단계와,
    ③ 상기 게이트의 대향 측면 상의 기판 내에 제 1 및 제 2 소스/드레인 영역을 형성하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 소스/드레인 영역 중 하나에 전기 접속된 저장 전극을 갖는 딥 트렌치 캐패시터를 기판 내에 형성하는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 소스/드레인 영역 중 다른 하나에 전기 접속된 비트 라인을 형성하는 단계를 더 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  18. 제 15 항에 있어서,
    상기 기판 상에 게이트 스택 층을 형성하는 단계는
    ① 상기 게이트보다 작은 폭을 갖는 그루브를 기판 내에 형성하는 단계와,
    ② 상기 기판 위에 절연층을 형성하는 단계와,
    ③ 상기 게이트 스택 층을 증착하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
  19. 제 18 항에 있어서,
    상기 게이트보다 작은 폭을 갖는 그루브를 기판 내에 형성하는 단계는 하이브리드 포토레지스트를 이용하여 그루브를 형성하는 단계를 포함하는
    메모리 디바이스의 트랜지스터 형성 방법.
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