JP2003133525A - 半導体メモリ素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタ絶縁膜に対する水素の影響を抑制
し、より微細な半導体メモリ素子を提供することを課題
とする。 【解決手段】 ゲート電極と拡散領域とからなるＭＯＳ
トランジスタ上に形成された第１の層間絶縁膜、該第１
の層間絶縁膜上に形成された下部電極、キャパシタ絶縁
膜及び上部電極とからなるキャパシタ、該キャパシタを
覆う第２の層間絶縁膜、前記上部電極上の第２の層間絶
縁膜に開口するキャパシタとＭＯＳトランジスタとを接
続するための第１のコンタクトホール、該第１のコンタ
クトホールに充填された窒化チタンのみからなるプラ
グ、プラグとＭＯＳトランジスタとを接続する配線から
なることを特徴とする半導体メモリ素子により上記課題
を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ素子
及びその製造方法に関する。更に詳しくは、本発明は、
キャパシタが高誘電体膜や強誘電体膜を有する場合に好
適な半導体メモリ素子及びその製造方法に関する。

【０００２】

【従来の技術】今日用いられているメモリの種類には、
大きく分けて不揮発性メモリと揮発性メモリがある。不
揮発性メモリとは、電源が切断されても書き込まれた内
容が消失しないメモリであり、例えばフラッシュメモリ
ー、磁気テープ、磁気フロッピー（登録商標）ディスク
等がある。揮発性メモリはその逆で、電源が切断される
と記憶内容が消失してしまうメモリのことをいう。例え
ばＳＲＡＭやＤＲＡＭといったメモリ素子が相当する。

【０００３】上記メモリ素子の内、１個のトランジスタ
とキャパシタから構成されるＤＲＡＭはシンプルである
ため、高集積化が可能であり、重要なメモリ素子であ
る。ただしＤＲＡＭは揮発性であるため、常に電源の投
入が必要であるという問題がある。その問題をクリアす
るメモリ素子としてキャパシタ部分に強誘電体膜を用い
る素子がある。強誘電体膜は、メモリ性の分極特性を有
するため、不揮発性の特性を兼ね添える半導体メモリ素
子をつくることができる。成膜技術の向上に伴い強誘電
体膜を用いた不揮発性メモリ素子の応用研究が盛んに進
められている。

【０００４】近年、強誘電体を記憶容量用絶縁膜とした
不揮発性メモリや、ＤＲＡＭの微細化に伴う記憶容量の
絶対値低減を補うために高誘電率膜を容量用絶縁膜とし
たメモリの開発がさかんに行われている。これらの場
合、強誘電体や高誘電体をシリコンのＬＳｌプロセスに
適用することが大きな課題である。また強誘電体材料や
高誘電体材料の研究開発も盛んに行われ、その中から、
ビスマス層状構造化合物薄膜が強誘電体及び高誘電体を
用いた集積回路の形成に適していることが発見され、そ
の薄膜は１０¹²回以上の分極反転後も特性に変化が見ら
れないという優れた疲労特性が報告されている。

【０００５】一方、ＤＲＡＭの高集積化に対応して、キ
ャパシタ容量を増大させるために、従来用いられてきた
シリコン酸化膜からなるキャパシタ絶縁膜よりも誘電率
の高い材料である酸化タンタル（Ｔａ₂Ｏ₅）や、ＳＴＯ
（チタン酸ストロンチウム、ＳｒＴｉＯ₃）、ＢＳＴ
（チタン酸バリウムストロンチウム、（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃）等の高誘電体材料が、将来の２５６メガビット
〜ギガビット以上の高集積ＤＲＡＭに適用されようとし
ており、盛んに研究開発が行われている。近年の薄膜形
成技術の進展に伴って、半導体メモリ素子の製造技術を
組み合わせた高密度で、かつ、高速に動作する強誘電体
不揮発性半導体メモリ素子（ＦＲＡＭ）の開発が盛んで
ある。

【０００６】従来、強誘電体膜を用いた不揮発性半導体
メモリ素子は、他の不揮発性メモリ素子の置き換えを考
えて研究開発が進められてきたが、高速書き込み／読み
出し、低電圧動作、及び書き込み／読み出し耐性に優れ
るため、従来の不揮発性半導体メモリ素子の置き換えだ
けでなく、ＳＲＡＭやＤＲＡＭ分野の置き換えも可能な
メモリとして、また、新たな高付加価値デバイスとし
て、実用化に向けて研究開発が盛んに行われている。

【０００７】ＭＯＳトランジスタの製造において、プラ
ズマ照射等によって生じたＭＯＳトランジスタのプロセ
スダメージを除去して、トランジスタ特性の安定化向上
を図るために、工程の最終段階において、水素雰囲気中
での熱処理（水素アニール）が通常行われる。しかしな
がら、強誘電体材料からなるキャパシタ絶縁膜は、従来
のシリコン系絶縁膜（ＳｉＯ₂、Ｓｉ₃Ｎ₄等）に比べて
結合エネルギーが小さいため、水素の存在によって還元
されやすいという欠点を持っている。このため、水素ア
ニール時に、水素が上部キャパシタ電極を介して拡散し
てキャパシタ絶縁膜まで到達し、拡散してきた水素によ
りキャパシタ絶縁膜が還元されたり、あるいはキャパシ
タ絶縁膜中に酸素欠損が生成されたりして、キャパシタ
絶縁膜の膜質（絶縁性）が劣化する。

【０００８】また、配線間の絶縁分離のために層間絶縁
膜としてプラズマＣＶＤ−ＳｉＯ₂膜やプラズマＣＶＤ
−Ｓｉ₃Ｎ₄膜等の絶縁膜が多く用いられているが、この
種の絶縁膜には多くの水素が含まれ、膜中から水素が放
出される。水素は分子半径が小さいため、放出された水
素は、層間絶縁膜内を容易に拡散し、キャパシタ絶縁膜
に到着し、その結果、水素アニールの場合と同様によ
り、キャパシタ絶縁膜が還元されたり、あるいはキャパ
シタ絶縁膜中に酸素欠損が生成されたりして、キャパシ
タ絶縁膜の膜質が劣化する。

【０００９】このような水素によるキャパシタ絶縁膜の
膜質の劣化は、リーク電流の増加や、自発分極量の低下
等の電気的特性の劣化を引き起こす。しかも、還元反応
がたとえ僅かであっても、長期にわたってキャパシタを
動作させた場合、還元反応は寿命の低下を生じさせる原
因となる。このため、このようなキャパシタ絶縁膜を有
するキャパシタがＤＲＡＭ等の装置に用いられると、装
置の信頼性、特に長期信頼性が損なわれるという問題が
起こる。

【００１０】

【発明が解決しようとする課題】ＭＯＳトランジスタを
スイッチング素子として用いる半導体メモリ素子では、
最終工程における水素混合窒素ガス（フォーミングガ
ス）中での熱処理や、キャパシタ形成後に、各半導体メ
モリ素子間の電気的絶縁を主目的とするＢＰＳＧ等の層
間絶縁膜中の水素が酸化物離界面に還元作用を及ぼして
キャパシタの誘電率が低下し、強誘電体薄膜の場合には
その特性の劣化が起こるという問題がある。それらのた
め、キャパシタ上にバリア膜（ＴｉＯ₂やＡ１₂Ｏ₃）等
を形成しているが、最終工程までの十分な水素のバリア
効果が得られていない。キャパシタ形成後はバリア性が
確保されても、その後のキャパシタ配線形成工程で特性
の劣化が発生する。例えば、ＭＯＳトランジスタとキャ
パシタを配線接続する場合、キャパシタ直上のコンタク
トホールの埋め込みにタングステン材料を用いると、デ
ポ時に含まれる水素の影響で、キャパシタ特性の劣化が
発生する。

【００１１】特開平１１−８３６０号公報では、図２
（ａ）及び（ｂ）に示すように、キャパシタ用の第１の
コンタクトホール１２にはバリア膜として、窒化チタン
１４を入れ、配線材料であるＡｌ−Ｃｕ層１６を埋め込
んでＭＯＳトランジスタのソース／ドレイン２と接続さ
せている。なお、図２（ａ）及び（ｂ）中のバリア膜８
は特開平１１−８３６０号公報には開示されていない
が、特開平１１−２１４６５５号公報ではキャパシタを
バリア膜８でカバーしている。

【００１２】ソース／ドレイン用の第２のコンタクトホ
ール１１には密着層としてチタン膜１３、バリア膜とし
て窒化チタン膜１４を入れ、第２のコンタクトホール１
１内部にＡｌ−Ｃｕ層１６を埋め込んでいる。キャパシ
タ用の第１のコンタクトホール１２にチタンを使用して
いないのは、チタンがキャパシタの上部電極７であるＰ
ｔ層と反応し、更にキャパシタ絶縁膜と反応するためで
ある。これは、特開平１１−８３６０号公報の段落番号
００２７で説明されている。このようにソース／ドレイ
ン用の第２のコンタクトホールとキャパシタ用の第１の
コンタクトホールを最適化している。

【００１３】製造方法は図２（ａ）で示すように、キャ
パシタを形成後、第２の層間絶縁膜９’を形成し、ソー
ス／ドレイン用の第２のコンタクトホール１１を開口
後、チタン膜１３を堆積してから、キャパシタ用の第１
のコンタクトホール１２を開口する。次に、図２（ｂ）
に示すように、窒化チタン膜１４、Ａｌ系配線材料であ
るＡｌ−Ｃｕ層１６を形成し、キャパシタ用の第１のコ
ンタクトホール１２にはバリア膜（窒化チタン膜１４）
／Ａｌ系配線材料を、ソース／ドレイン用の第２のコン
タクトホール１１には密着層（チタン膜１３）／バリア
膜（窒化チタン膜１４）／Ａｌ系配線材料を埋め込んで
いる。

【００１４】図２（ａ）及び（ｂ）中、１はゲート、３
はロコス酸化膜、５は下部電極、６はＳＢＴ膜、９は第
１の層間絶縁膜、１７はチタン膜を意味する。しかし、
この従来技術では、コンタクトホールの径が小さくなっ
た場合（例えば、０．７μｍ以下）、Ａｌ系配線材料
（Ａｌ−Ｃｕ）はコンタクトホール内へは十分に充填さ
れず、このため、コンタクト抵抗が増大し、素子特性が
悪くなる。

【００１５】

【課題を解決するための手段】そこで本発明では、キャ
パシタ用の第１のコンタクトホールにはバリア膜用の材
料（窒化チタン）だけを埋めこむ構成にしている。これ
により、強誘電体膜を用いた不揮発性半導体メモリ素子
の微細化にも対応することが可能である。かくして本発
明によれば、ゲート電極と拡散領域とからなるＭＯＳト
ランジスタ上に形成された第１の層間絶縁膜、該第１の
層間絶縁膜上に形成された下部電極、キャパシタ絶縁膜
及び上部電極とからなるキャパシタ、該キャパシタを覆
う第２の層間絶縁膜、前記上部電極上の第２の層間絶縁
膜に開口するキャパシタとＭＯＳトランジスタとを接続
するための第１のコンタクトホール、該第１のコンタク
トホールに充填された窒化チタンのみからなるプラグ、
プラグとＭＯＳトランジスタとを接続する配線からなる
ことを特徴とする半導体メモリ素子が提供される。

【００１６】更に、本発明によれば、ゲート電極と拡散
領域とからなるＭＯＳトランジスタ上に第１の層間絶縁
膜を形成する工程、該第１の層間絶縁膜上に下部電極、
キャパシタ絶縁膜及び上部電極とからなるキャパシタを
形成する工程、該キャパシタを第２の層間絶縁膜で覆う
工程、前記上部電極上の第２の層間絶縁膜にキャパシタ
とＭＯＳトランジスタとを接続するための第１のコンタ
クトホールを開口する工程、該第１のコンタクトホール
に窒化チタンのみを充填することでプラグを形成する工
程、プラグとＭＯＳトランジスタとを接続する配線を形
成する工程とを含む半導体メモリ素子の製造方法が提供
される。

【００１７】

【発明の実施の形態】本発明の半導体メモリ素子は、Ｍ
ＯＳトランジスタとキャパシタとからなる。ＭＯＳトラ
ンジスタは、通常シリコン系の基板（シリコン基板、シ
リコンゲルマニウム基板等）上に形成されている。ＭＯ
Ｓトランジスタの構成は、特に限定されず、ゲート電極
及びソース／ドレインとしての拡散領域とからなる公知
の構成をいずれも使用することができる。より具体的に
は、ＭＯＳトランジスタは、ｐ型又はｎ型の一対の拡散
領域（ソース／ドレイン）の間に、ゲート絶縁膜を介し
てゲート電極を備える構成を有している。ｐ型はホウ素
のような不純物を、ｎ型はリン、砒素等の不純物を半導
体層に注入することにより実現できる。ゲート絶縁膜に
は、シリコン酸化膜、シリコン窒化膜及びそれらの積層
体を使用することができる。ゲート電極には、Ａｌ、Ｃ
ｕ、Ｔｉ、Ｗ、Ｔａ等の金属又はそれらの合金、ポリシ
リコン、Ｔｉ、Ｗ、Ｔａ等の高融点金属のシリサイド、
ポリシリコンとシリサイドの積層体等を使用することが
できる。上記ＭＯＳトランジスタは公知の方法により形
成することができる。

【００１８】このＭＯＳトランジスタ上には第１の層間
絶縁膜が形成されている。第１の層間絶縁膜は、特に限
定されず、シリコン酸化膜、ＮＳＧ、ＢＳＧ、ＰＳＧ、
ＢＰＳＧ等からなる膜が挙げられる。その厚さはＭＯＳ
トランジスタを絶縁することができさえすれば特に限定
されない。第１の層間絶縁膜は、それを構成する材料の
種類に応じた方法で形成することができる。

【００１９】第１の層間絶縁膜上には、キャパシタが形
成される。キャパシタは、第１の層間絶縁膜側から、下
部電極、キャパシタ絶縁膜及び上部電極とからなる。下
部電極及び上部電極は、特に限定されず、公知の材料を
いずれも使用することができる。例えば、Ｐｔ、ＰｔＲ
ｈ、ＰｔＲｈＯｘ、Ｉｒ、ＩｒＯ₂、ＲｕＯ₂、ＲｕＯｘ
等からなる電極を用いることが可能である。キャパシタ
絶縁膜も特に限定されず、公知の材料をいずれも使用す
ることができる。例えば、シリコン酸化膜、シリコン窒
化膜等の誘電体膜、Ｔａ₂Ｏ₅膜、ＳＴＯ膜、ＢＳＴ膜等
の高誘電体膜、ＳＢＴ膜、ＰＺＴ膜、ＢＴＯ膜、ＬｉＮ
ｂＯ₃膜、ＬｉＴａＯ₃膜、ＹＭｎＯ₃膜等の強誘電体膜
を用いることが可能である。この内、高誘電体膜又は強
誘電体膜を使用することが好ましい。

【００２０】上部電極及び下部電極の厚さは、５０〜３
００ｎｍであることが好ましく、キャパシタ絶縁膜の厚
さは、１００〜５００ｎｍであることが好ましい。上部
電極及び下部電極の製造方法は、特に限定されず、蒸着
法、ＣＶＤ法等が挙げられる。キャパシタ絶縁膜の製造
方法は、特に限定されず、ＣＶＤ法、ゾルゲル法、ＭＯ
ＣＶＤ法、前駆体の焼成法等が挙げられる。なお、下部
電極と層間絶縁膜との間に、密着層やバリア層を形成し
ていてもよい。密着層及びバリア層としては、酸化チタ
ン層等が挙げられる。

【００２１】次に、キャパシタは、第２の層間絶縁膜で
覆われている。第２の層間絶縁膜は、キャパシタを覆っ
ていさえすればよく、例えば第１の層間絶縁膜上に形成
されていてもよい。第２の層間絶縁膜は、特に限定され
ず、上記第１の層間絶縁膜と同じ材料からなる膜を使用
することができる。更に、段差被覆性が良好なＴＥＯＳ
のような有機シリコン化合物とＯ₃を用いた常圧ＣＶＤ
法によるシリコン酸化膜を使用してもよい。上記のう
ち、段差被覆性が良好な有機シリコン化合物由来のシリ
コン酸化膜を使用することが好ましい。第２の層間絶縁
膜の厚さは、４００〜６５０ｎｍであることが好まし
い。なお、第２の層間絶縁膜のキャパシタに対する影響
を抑制するために、キャパシタの側面が、バリア膜で覆
われていることが好ましい。このバリア膜には、Ａ１₂
Ｏ₃膜、ＴｉＯ₂膜を用いることが可能である。

【００２２】次いで、キャパシタとＭＯＳトランジスタ
とを接続するための第１のコンタクトホールが、上部電
極上の第２の層間絶縁膜に開口されている。開口の形状
及び大きさは、後に第１のコンタクトホール中に形成さ
れるプラグの抵抗が、半導体メモリ素子の特性を低下さ
せることがない限りは、特に限定されない。第１のコン
タクトホールの形成方法としては、当該分野で公知のフ
ォトリソグラフィー法及びエッチング法が使用できる。

【００２３】次に、第１のコンタクトホールには窒化チ
タンが充填されることで、窒化チタンのみからなるプラ
グが形成される。本発明では、キャパシタ用の第１のコ
ンタクトホールにはバリア膜用として通常使用される材
料である窒化チタンだけを埋めこむ構成にしているの
で、強誘電体膜をキャパシタ絶縁膜として用いた場合で
も、素子への水素の影響を抑制することができ、かつ素
子の微細化にも対応することが可能である。

【００２４】プラグの形成方法としては、例えば、窒化
チタン膜を少なくとも第１のコンタクトホールに充填す
るように、ＣＶＤ法のような方法により成膜した後、エ
ッチバックすることで不要な窒化チタン膜を除去する方
法が挙げられる。更に、プラグとＭＯＳトランジスタと
を接続する配線を備えている。配線は、プラグとＭＯＳ
トランジスタとを、半導体メモリ素子の特性を低下させ
ることなく接続することができさえすれば、その厚さ、
形状等は特に限定されない。

【００２５】配線形成用の材料としては、特に限定され
ず、Ａｌ、Ｃｕ等の金属又はそれらの合金が使用でき
る。配線は、それと接する下層（例えば、第２の層間絶
縁膜）及び上層からの影響を抑制するために、バリア層
（例えば、窒化チタン層）を上下に備えていてもよい。
更に、配線のそれと接する下層及び上層との密着性を改
善するために密着層（例えば、チタン層）を上下に備え
ていてもよい。配線の形成方法は、特に限定されず、蒸
着法等の公知の方法を使用することができる。

【００２６】本発明の半導体メモリ素子は、上記構成を
少なくとも有している。更に、本発明では、ＭＯＳトラ
ンジスタの拡散領域上の第１の層間絶縁膜に第２のコン
タクトホールを備え、該第２のコンタクトホールに密着
膜／バリア膜／充填材料層の積層体からなる配線と接続
するプラグを備えていてもよい。プラグの形状及び大き
さは、プラグの抵抗が、半導体メモリ素子の特性を低下
させることがない限りは、特に限定されない。プラグの
形成方法は、特に限定されず、第１のコンタクトホール
へのプラグの形成方法と同様の方法が挙げられる。

【００２７】第２のコンタクトホールに備えられている
プラグを構成する密着膜としてはチタン膜等が挙げら
れ、バリア膜としては窒化チタン膜等が挙げられ、充填
材料層としてはタングステン層等が挙げられる。このよ
うな膜を選択すれば、プラグにＡｌ系配線材料を使用し
ない構成にすることができる。第２のコンタクトホール
に備えられているプラグについて、上記のような具体的
な材料を選択した場合、配線は窒化チタン膜／アルミニ
ウム膜／窒化チタン膜の積層体からなることが好まし
い。配線がこのような積層体からなることで、第１及び
第２のコンタクトホール中のプラグと配線との抵抗の低
い接続を実現することができる。更に、本発明では、第
１及び第２のコンタクトホールを備えた半導体メモリ素
子を以下の方法で製造することができる。

【００２８】すなわち、ゲート電極と拡散領域とからな
るＭＯＳトランジスタ上に第１の層間絶縁膜を形成する
工程、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とからなるキャパシタを形成する工
程、該キャパシタを第２の層間絶縁膜で覆う工程、前記
上部電極上の第２の層間絶縁膜にキャパシタとＭＯＳト
ランジスタとを接続するための第１のコンタクトホール
を開口する工程、該第１のコンタクトホールを少なくと
も充填しうるように窒化チタンからなる膜を全面に堆積
する工程、ＭＯＳトランジスタの拡散領域上の第１の層
間絶縁膜に第２のコンタクトホールを開口する工程、第
２のコンタクトホールを少なくとも充填しうるように密
着膜／バリア膜／充填材料層の積層体を全面に堆積する
工程、窒化チタンからなる膜、密着膜／バリア膜／充填
材料層の積層体をエッチバックして第１と第２のコンタ
クトホールにそれぞれプラグを形成する工程、第１と第
２のコンタクトホール内のプラグを接続する配線を形成
する工程とを含む。

【００２９】上記のように、第１と第２のコンタクトホ
ールの埋め込みを分けることにより、それぞれに充填さ
れるプラグの構成材料を分けることができる。なお、第
１のコンタクトホールを先に充填しているのは、第２の
コンタクトホールを充填するための密着膜を構成する材
料（例えば、チタン）が第１のコンタクトホールに堆積
されるのを防ぐためである。上記製造方法において、充
填材料層のエッチバックは、第２のコンタクトホール内
に第１と第２の層間絶縁膜の界面付近に底部を有するよ
うにリセスが形成されるように行われることが好まし
い。このようにリセスを形成するのは、第１のコンタク
トホール形成時の窒化チタン膜のエッチバック時に、充
填材料層を突起として残さないようにするためである。

【００３０】

【実施例】図１（ａ）〜（ｅ）は本発明による半導体メ
モリ素子の製造方法の概略工程断面図である。図中、１
はゲート、２はソース／ドレイン、３はロコス酸化膜、
４は酸化チタン膜、５は下部電極、６はＳＢＴ膜、７は
上部電極、８はバリア膜、９は第１の層間絶縁膜、９’
は第２の層間絶縁膜、１０及び１４は窒化チタン膜、１
１は第２のコンタクトホール、１２は第１のコンタクト
ホール、１３はチタン膜、１５はタングステン層、１９
はＴｉＮ−Ａｌ−ＴｉＮ配線を意味する。また、図１
（ｅ）に示すように、キャパシタ上の第１のコンタクト
ホール１２には窒化チタン膜１０のみが形成され、ＭＯ
Ｓトランジスタのソース／ドレイン用の第２のコンタク
トホール１１には密着層（チタン膜１３）／バリア膜
（窒化チタン膜１０）／充填材料層（タングステン層１
５）を埋め込んだ構造としている。

【００３１】図１（ａ）に示すようにトランジスタを公
知の方法によって基板に形成し、公知のＢＰＳＧからな
る第１の層間絶縁膜９で覆った基板を形成する。その基
板上にＰｔからなる下部電極５を１００〜２００ｎｍ形
成した。下部電極５と第１の層間絶縁膜９との間に酸化
チタン層４を密着層兼バリア層として形成しておいた。
この下部電極５上に強誘電体膜としてＳｒＢｉ₂Ｔａ₂Ｏ
₉（ＳＢＴ）膜６を形成した。ＳＢＴ膜６の形成方法は
以下の通りである。ＳＢＴの前駆体溶液を滴下し、スピ
ンコート法により塗布した。その後、完全に溶媒を除去
させるため、２５０℃に加熱したホットプレート上で乾
燥し、電気炉にて６００〜８００℃で焼成した。この成
膜工程を膜厚３００ｎｍになるように数回繰り返しＳＢ
Ｔ膜６を成膜した。その後、膜厚が１００〜２００ｎｍ
のＰｔからなる上部電極７を形成した。

【００３２】次に、フォトリソグラフィー法とドライエ
ッチング法を用いて、２．０μｍ角になるように上部電
極７を加工した。次に、ＳＢＴ膜６と下部電極５を同様
にフォトリソグラフィー法及びドライエッチング法を用
いて加工した。次にＳＢＴ膜６を第２の層間絶縁膜９’
からバリアするため、Ａ１₂Ｏ₃からなる膜をバリア膜８
として、スパッタ法で堆積し、キャパシタ部のみに残
す。全面に残しておいてもよいが、ＭＯＳトランジスタ
のソース／ドレイン用の第２のコンタクトホール１１の
アスペクト比が大きくなるので、好ましくない。次に、
第２の層間絶縁膜９’として有機シリコン化合物（ＴＥ
ＯＳ）とＯ₃とを反応させた常圧ＣＶＤ法により酸化膜
を４００〜６００ｎｍ形成した。

【００３３】次に、上部電極７上に０．６μｍの第１の
コンタクトホール１２を開口する。開口後、Ｏ₂又はＮ₂
アニールを４００〜５００℃で行う。次に、スパッタ法
ではなく、埋め込みやすい公知のＣＶＤ法により、３０
０ｎｍの窒化チタン膜１０を形成した。次にトランジス
タのドレイン側に０．６μｍの第２のコンタクトホール
１１をフォトリソグラフィー法及びドライエッチング法
を用いて開口し、図１（ｂ）に示すように、チタン膜１
３と窒化チタン膜１４を公知のスパッタ法により形成
し、タングステン層１５を公知のブランケットタングス
テン法で充填する。次に、タングステン層１５をエッチ
バックする。このとき、図１（ｃ）に示すように、タン
グステン層１５のエッチバックのリセスを意図的に作製
する。リセス量はリセスの底部が窒化チタン膜１０と第
２の層間絶縁膜９’との界面程度になるように設定する
ことが好ましい。次の工程のエッチバックのときにタン
グステン層１５が突起として残らないようにするためで
ある。次に、窒化チタン膜１４とチタン膜１３と窒化チ
タン膜１０の３層構造をエッチバックする。この状態を
図２（ｄ）に示す。次にＴｉＮ−Ａｌ−ＴｉＮ配線１９
を連続スパッタ法により形成した。フォトリソグラフィ
ー法及びドライエッチング法により、窒化チタン膜とＡ
ｌ膜と窒化チタン膜を加工し、ビット線及び上部電極７
に開口した第１のコンタクトホール１２からトランジス
タのドレイン側に開口した第２のコンタクトホール１１
と接続する窒化チタン膜とＡｌ膜と窒化チタン膜の金属
配線を形成する（図１（ｅ））。この後、図示していな
いが、多層配線工程を経、表面保護膜としてプラズマＣ
ＶＤ法によって、ＳｉＮ膜を５００ｎｍ形成し、パッド
部をドライ又ウェットエッチング法により開口させ、水
素アニール又はＮ₂アニールを行い、強誘電体キャパシ
タを有する半導体メモリ素子を完成した。この表面保護
膜はＳｉＮ以外に、ＳｉＯＮでもよい。このようにして
作製されたメモリセルの強誘電体特性をソーヤータワー
回路を用いて測定した。

【００３４】実施例の方法で作製した強誘電体キャパシ
タ有する半導体メモリ素子はキャパシタサイズ２．０μ
ｍ角の残留分極値Ｐｒ＝１５μＣ／ｃｍ²、と良好な値
が得られており、またキャパシタの単位面積当たりの電
流リーク量も、５Ｖ時に１．０Ｅ−６Ａ／ｃｍ²と良好
な値が得られている。強誘電体キャパシタとして十分な
動作が確認された。これらにより、第１のコンタクトホ
ールに窒化チタン膜を充填することで、水素に対するバ
リア性が有効であることがわかる。窒化チタン膜を充填
した０．６μｍの径のコンタクトホール中のプラグの抵
抗は、１個当たり、５〜７Ωと低く安定したものが得ら
れた。

【００３５】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、キャパシタ形成後、キャパシタの特
性を劣化させることがないので従来よりも安定性の高
い、微細化に適した半導体メモリ素子を形成することが
可能となる。

【図面の簡単な説明】

【図１】本発明の半導体メモリ素子の製造方法を示す概
略工程断面図である。

【図２】従来の半導体メモリ素子の製造方法を示す概略
構造断面図である。

【符号の説明】

１ ゲート ２ ソース／ドレイン ３ ロコス酸化膜 ４ 酸化チタン膜 ５ 下部電極 ６ ＳＢＴ膜 ７ 上部電極 ８ バリア膜 ９ 第１の層間絶縁膜 ９’ 第２の層間絶縁膜 １０、１４ 窒化チタン膜 １１ 第２のコンタクトホール １２ 第１のコンタクトホール １３、１７ チタン膜 １５ タングステン層 １６ Ａｌ−Ｃｕ層 １９ ＴｉＮ−Ａｌ−ＴｉＮ配線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH33 JJ18 JJ19 JJ33 KK01 KK07 MM08 NN06 NN07 PP06 QQ08 QQ09 QQ31 QQ37 QQ72 RR04 RR06 RR08 RR13 RR14 RR15 SS01 SS04 SS12 VV16 5F083 AD21 FR02 GA21 JA06 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA43 MA05 MA06 MA19 NA08 PR39

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ゲート電極と拡散領域とからなるＭＯＳ
   トランジスタ上に形成された第１の層間絶縁膜、該第１
   の層間絶縁膜上に形成された下部電極、キャパシタ絶縁
   膜及び上部電極とからなるキャパシタ、該キャパシタを
   覆う第２の層間絶縁膜、前記上部電極上の第２の層間絶
   縁膜に開口するキャパシタとＭＯＳトランジスタとを接
   続するための第１のコンタクトホール、該第１のコンタ
   クトホールに充填された窒化チタンのみからなるプラ
   グ、プラグとＭＯＳトランジスタとを接続する配線から
   なることを特徴とする半導体メモリ素子。
2. 【請求項２】 ＭＯＳトランジスタの拡散領域上の第１
   の層間絶縁膜に形成された第２のコンタクトホール、該
   第２のコンタクトホールを充填する密着膜／バリア膜／
   充填材料層の積層体からなる配線と接続するプラグとを
   備える請求項１に記載の素子。
3. 【請求項３】 密着膜／バリア膜／充填材料層の積層体
   が、チタン膜／窒化チタン膜／タングステン層の積層体
   であり、配線が窒化チタン膜／アルミニウム膜／窒化チ
   タン膜の積層体からなる請求項２に記載の素子。
4. 【請求項４】 キャパシタ絶縁膜が、高誘電体膜又は強
   誘電体膜である請求項１〜３のいずれか１つに記載の素
   子。
5. 【請求項５】 ゲート電極と拡散領域とからなるＭＯＳ
   トランジスタ上に第１の層間絶縁膜を形成する工程、 該第１の層間絶縁膜上に下部電極、キャパシタ絶縁膜及
   び上部電極とからなるキャパシタを形成する工程、 該キャパシタを第２の層間絶縁膜で覆う工程、 前記上部電極上の第２の層間絶縁膜にキャパシタとＭＯ
   Ｓトランジスタとを接続するための第１のコンタクトホ
   ールを開口する工程、 該第１のコンタクトホールに窒化チタンのみを充填する
   ことでプラグを形成する工程、 プラグとＭＯＳトランジスタとを接続する配線を形成す
   る工程とを含む半導体メモリ素子の製造方法。
6. 【請求項６】 ゲート電極と拡散領域とからなるＭＯＳ
   トランジスタ上に第１の層間絶縁膜を形成する工程、 該第１の層間絶縁膜上に下部電極、キャパシタ絶縁膜及
   び上部電極とからなるキャパシタを形成する工程、 該キャパシタを第２の層間絶縁膜で覆う工程、 前記上部電極上の第２の層間絶縁膜にキャパシタとＭＯ
   Ｓトランジスタとを接続するための第１のコンタクトホ
   ールを開口する工程、 該第１のコンタクトホールを少なくとも充填しうるよう
   に窒化チタンからなる膜を全面に堆積する工程、 ＭＯＳトランジスタの拡散領域上の第１の層間絶縁膜に
   第２のコンタクトホールを開口する工程、 第２のコンタクトホールを少なくとも充填しうるように
   密着膜／バリア膜／充填材料層の積層体を全面に堆積す
   る工程、 窒化チタンからなる膜、密着膜／バリア膜／充填材料層
   の積層体をエッチバックして第１と第２のコンタクトホ
   ールにそれぞれプラグを形成する工程、 第１と第２のコンタクトホール内のプラグを接続する配
   線を形成する工程とを含む請求項５に記載の製造方法。
7. 【請求項７】 充填材料層のエッチバックが、第２のコ
   ンタクトホール内にリセスが形成されるように行われ、
   リセスが第１と第２の層間絶縁膜の界面付近に底部を有
   する請求項６に記載の製造方法。
8. 【請求項８】 密着膜／バリア膜／充填材料層の積層体
   が、チタン膜／窒化チタン膜／タングステン層の積層体
   であり、配線が窒化チタン膜／アルミニウム膜／窒化チ
   タン膜の積層体からなる請求項６又は７に記載の製造方
   法。
9. 【請求項９】 キャパシタ絶縁膜が、高誘電体膜又は強
   誘電体膜である請求項５〜８のいずれか１つに記載の製
   造方法。