JP2001068635A - 半導体装置 - Google Patents

半導体装置

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JP2001068635A
JP2001068635A JP24112299A JP24112299A JP2001068635A JP 2001068635 A JP2001068635 A JP 2001068635A JP 24112299 A JP24112299 A JP 24112299A JP 24112299 A JP24112299 A JP 24112299A JP 2001068635 A JP2001068635 A JP 2001068635A
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泰伸 中瀬
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哲也 渡邉
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哉圭 森嶋
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Abstract

(57)【要約】 【課題】 メモリセルのパターニング制御性が良いレイ
アウト構造を有する半導体記憶装置を得る。 【解決手段】 メモリセルアレイ領域１の１メモリセル
単位のメモリセルの素子構成要素（活性領域１０〜１
５，２１〜２３及びポリシリコン領域３１〜４２）のパ
ターンと外周用ダミーセル領域３のダミーセルのパター
ンとは同一で、かつ両者のパターンは境界線ＢＣ１に対
して線対称な関係を呈している。加えて、メモリセルア
レイ領域１の１メモリセル単位のメモリセルのパターン
と杭打ち領域２のダミーセルのパターンとは同一で、か
つ両者のパターンは境界線ＢＣ２に対してに線対称な関
係を呈している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特にメモリセルを有するメモリセルアレイ領域及び
その周辺領域のレイアウトパターンに関する。
【０００２】
【従来の技術】ＤＲＡＭ等の有する従来の半導体装置メ
モリセルアレイ構造は、マトリクス状に配置された複数
のメモリセルを有している。そして、複数のメモリセル
のうち所定数のメモリセルに１本の割合で杭打ち配線を
挿入配置している。杭打ち配線は、形成幅を比較的太く
することにより、電源電位あるいは接地電位（ＧＮＤ）
の供給能力を強化するための電源供給用の電源配線であ
り、通常、アルミ，銅等の金属で形成される。杭打ち配
線は杭打ち配線のみを形成するために特別に設けられた
杭打ち領域に形成される。
【０００３】
【発明が解決しようとする課題】杭打ち領域において、
杭打ち配線の直下の位置する領域はトランジスタ等の素
子を形成しないため、複数のメモリセルが形成されるメ
モリセルアレイ領域と杭打ち領域との間で、メモリセル
形成用マスクパターンに粗密差が生じてしまう。すなわ
ち、上記メモリセル形成用マスクパターンにおいて、メ
モリセルアレイ領域のパターン幅に対して、メモリセル
が全く形成されない杭打ち領域のパターン幅はかなり粗
くなってしまう。
【０００４】このように粗密差が顕著に現れるマスクパ
ターンで、フォトマスクを用いた露光工程を経てレジス
トをパターニングする場合、光の回折干渉等の諸現象に
より照射むらが発生することによって、パターン境界が
ぼけてしまい精度良くパターニングできないため、メモ
リセルのパターニング制御性が悪くなると言う問題点が
あった。
【０００５】また、メモリセルアレイ領域とその外周部
（メモリセルは形成されない）との間にも通常、メモリ
セル形成用マスクパターンに粗密差が生じるため、上述
したように、メモリセルのパターニング制御性が悪くな
ると言う問題点があった。
【０００６】この発明は上記問題点を解決するためにな
されたもので、メモリセルのパターニング制御性が良い
レイアウト構造を有する半導体装置を得ることを目的と
する。
【０００７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板と、前記半導体基板上
に形成され、メモリセルがアレイ状に配置されたメモリ
セルアレイ領域と、前記半導体基板上に前記メモリセル
アレイ領域と隣接して配置され、ダミーセルを有するメ
モリセルアレイ隣接領域とを備え、前記メモリセルアレ
イ隣接領域の前記ダミーセルの少なくとも一部のパター
ンは、前記メモリセルアレイ領域と前記メモリセルアレ
イ隣接領域との境界線の近傍領域において、前記境界線
に対し前記メモリセルの少なくとも一部のパターンと線
対称の関係で形成される。
【０００８】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記ダミーセルは前記メモリセル
と正像及び鏡像を含む同一パターンで形成される。
【０００９】また、請求項３の発明は、請求項１あるい
は請求項２記載の半導体装置であって、前記ダミーセル
は、前記半導体基板の基板電位を固定電位に設定可能な
基板電位設定部を含んでいる。
【００１０】この発明に係る請求項４記載の半導体装置
は、半導体基板と、前記半導体基板上に形成され、メモ
リセルがアレイ状に配置されたメモリセルアレイ領域
と、前記半導体基板上に前記メモリセルアレイ領域と隣
接して配置され、電源供給用の電源配線が設けられる電
源配線領域とを備え、前記電源配線領域は、前記メモリ
セルのパターン寸法と同等のパターン寸法のダミーセル
を有している。
【００１１】また、請求項５の発明は、請求項４記載の
半導体装置であって、前記ダミーセルの少なくとも一部
のパターンは、前記メモリセルアレイ領域と前記電源配
線領域との境界線の近傍領域において、前記境界線に対
し前記メモリセルの少なくとも一部のパターンと線対称
の関係で形成される。
【００１２】また、請求項６の発明は、請求項４あるい
は請求項５に記載の半導体装置であって、前記ダミーセ
ルは前記メモリセルと正像及び鏡像を含む同一パターン
で形成される。
【００１３】さらに、請求項７の発明は、請求項４ない
し請求項６のうちいずれか１項に記載の半導体装置であ
って、前記ダミーセルは、前記電源配線と電気的に接続
され、前記半導体基板の基板電位を前記電源配線の電位
に設定可能な基板電位設定部を含んでいる。
【００１４】
【発明の実施の形態】＜＜実施の形態１＞＞ ＜全体構成＞図１はこの発明の実施の形態１である半導
体装置（ＤＲＡＭを含む装置）のレイアウト全体構成を
示す説明図である。同図に示すように、複数のメモリセ
ルアレイ領域１、複数の杭打ち領域２及び複数の外周用
ダミーセル領域３が図示しないｐ型基板上にレイアウト
配置される。そして、メモリセルアレイ領域１と杭打ち
領域２とが隣接して交互に配置される、すなわち、メモ
リセルアレイ領域１，１間に必ず杭打ち領域２が挿入さ
れるようにレイアウト配置されている。また、杭打ち領
域２が形成されていないメモリセルアレイ領域１の外周
領域に、メモリセルアレイ領域１に隣接して外周用ダミ
ーセル領域３が配置される。
【００１５】複数のメモリセルアレイ領域１それぞれに
複数のメモリセルＭＣがアレイ状に配置される。
【００１６】外周用ダミーセル領域３は、行方向（図１
では横方向）に隣接して配置される第１の部分ダミーセ
ル領域３Ａと列方向（図２では縦方向）に隣接して配置
される第２の部分ダミーセル領域３Ｂとから構成され
る。
【００１７】＜メモリセル領域のレイアウト＞図２はメ
モリセルアレイ領域１内の１メモリセル単位に対応する
レイアウトパターン例を示す平面図である。
【００１８】同図に示すように、ｐ型基板９内にｎウェ
ル領域１０、ｎ型活性領域１１〜１４及びｐ型活性領域
２２，２３が選択的に形成され、ｎウェル領域１０内に
ｎ型活性領域１５及びｐ型活性領域２１が選択的に形成
される。
【００１９】ｎ型活性領域１１上にポリシリコン領域３
１〜３４が選択的に形成され、ｎ型活性領域１２上にポ
リシリコン領域３５及び３６が選択的に形成され、ｐ型
活性領域２１上にポリシリコン領域３５及び３７が選択
的に形成され、ｎ型活性領域１３上にポリシリコン領域
３７及び３８が選択的に形成され、ｎ型活性領域１４上
にポリシリコン領域３９〜４２が選択的に形成される。
【００２０】なお、ポリシリコン領域は活性領域の上層
部に形成され、活性領域への不純物導入はポリシリコン
領域形成後に行われるため、ポリシリコン領域直下の活
性領域の導電型は他の領域と逆の導電型となる。例え
ば、ポリシリコン領域３１直下のｎ型活性領域１１の導
電型はｐ型（ｐ型基板９の導電型）であり、ポリシリコ
ン領域３５直下のｐ型活性領域２１の導電型はｎ型（ｎ
ウェル領域１０の導電型）である。
【００２１】ｎウェル領域１０、ｎ型活性領域１１〜１
５、ｐ型活性領域２１〜２３、及びポリシリコン領域３
１〜４２からなる領域が１単位のメモリセルを構成する
素子構成要素のレイアウトとなる。
【００２２】さらに、ｎウェル領域１０上にアルミ等の
金属配線領域５１〜６０（以下、「アルミ配線領域」と
略記する）が第１の層に選択的に形成される。アルミ配
線領域５１は、ｐ型活性領域２１内のポリシリコン領域
３１に対して一方方向（図２では上方）に隣接する一方
隣接領域とコンタクトホール７１を介して電気的に接続
され、ｎ型活性領域１２内のポリシリコン領域３５に対
する一方隣接領域とコンタクトホール７５を介して電気
的に接続され、ｐ型活性領域２２とコンタクトホール７
３を介して電気的に接続される。
【００２３】アルミ配線領域５２は、ｎ型活性領域１１
内のポリシリコン領域３２に対して他方方向（図２では
下方）に隣接する下方隣接領域（すなわち、ポリシリコ
ン領域３３に対する一方隣接領域）とコンタクトホール
７６を介して電気的に接続され、ｎ型活性領域１２内の
ポリシリコン領域３５に対する他方隣接領域とコンタク
トホール７７及び７８を介して電気的に接続され、ｐ型
活性領域２１内のポリシリコン領域３５に対する一方隣
接領域とコンタクトホール８５を介して電気的に接続さ
れ、ポリシリコン領域３７とコンタクトホール８７を介
して電気的に接続される。
【００２４】アルミ配線領域５３はｎ型活性領域１１内
のポリシリコン領域３４に対する他方隣接領域とコンタ
クトホール８２を介して電気的に接続される。アルミ配
線領域５４はｎ型活性領域１２内のポリシリコン領域３
６に対する他方隣接領域とコンタクトホール８３を介し
て電気的に接続される。アルミ配線領域５５はｎ型活性
領域１５とコンタクトホール８４を介して電気的に接続
される。アルミ配線領域５６はｐ型活性領域２１内のポ
リシリコン領域３５に対する他方隣接領域（すなわち、
ポリシリコン領域３７に対する一方隣接領域）とコンタ
クトホール８６を介して電気的に接続される。
【００２５】アルミ配線領域５７は、ｐ型活性領域２１
内のポリシリコン領域３７に対する他方隣接領域とコン
タクトホール８８を介して電気的に接続され、ポリシリ
コン領域３５とコンタクトホール１１６を介して電気的
に接続され、ｎ型活性領域１３内のポリシリコン領域３
８に対する他方隣接領域（すなわち、ポリシリコン領域
３７に対する一方隣接領域）とコンタクトホール９１及
び９２を介して電気的に接続され、ｎ型活性領域１４内
のポリシリコン領域４０に対する他方隣接領域（すなわ
ち、ポリシリコン領域４１に対する一方隣接領域）とコ
ンタクトホール９８を介して電気的に接続される。
【００２６】アルミ配線領域５８はｎ型活性領域１３内
のポリシリコン領域３８に対する一方隣接領域とコンタ
クトホール８９を介して電気的に接続される。アルミ配
線領域５９はｎ型活性領域１４内のポリシリコン領域３
９に対する一方隣接領域とコンタクトホール９７を介し
て電気的に接続される。
【００２７】アルミ配線領域６０は、ｎ型活性領域１３
内のポリシリコン領域３７に対する他方隣接領域とコン
タクトホール９３を介して電気的に接続され、ｐ型活性
領域２３とコンタクトホール９４を介して電気的に接続
され、ｎ型活性領域１４内のポリシリコン領域４２対す
る他方隣接領域とコンタクトホール１０１を介して電気
的に接続される。
【００２８】なお、コンタクトホール７２，７４，７
９，８１，８０，９０，９５，９９，１００及び９６は
ポリシリコン領域３１，３２，３３，３４，３６，３
８，３９，４０，４１及び４２それぞれと図示しない配
線領域との電気的接続を図るために設けられている。
【００２９】図２で示した１メモリセル単位の基本パタ
ーンに対する正像及び鏡像パターンを含んで、図２で示
したパターンと同一パターンの素子構成要素のレイアウ
トがメモリセルアレイ領域１内にアレイ状に配置され
る。
【００３０】図３は図２のレイアウト構造のメモリセル
の等価回路を示す回路図である。図２で示したメモリセ
ル、２つの書込みポートと１つの読出しポートとからな
る３ポート構造を呈している。
【００３１】同図に示すように、ＮＭＯＳトランジスタ
Ｑ１のドレインは読出しビット線ＲＢＬに接続され、ゲ
ートは読出しワード線ＲＷＬに接続され、ソースはノー
ドＮ１に接続される。
【００３２】ＮＭＯＳトランジスタＱ２のドレインはノ
ードＮ１に接続され、ゲートは書込みワード線ＷＷＬ１
に接続され、ソースはＮＭＯＳトランジスタＱ３のドレ
インに接続される。ＮＭＯＳトランジスタＱ３のゲート
は書込みビット線ＷＢＬ１に接続され、ソースは接地さ
れる。
【００３３】ＮＭＯＳトランジスタＱ４のドレインはノ
ードＮ１に接続され、ゲートは書込みワード線ＷＷＬ２
に接続され、ソースはＮＭＯＳトランジスタＱ５のドレ
インに接続される。ＮＭＯＳトランジスタＱ５のゲート
は書込みビット線ＷＢＬ２に接続され、ソースは接地さ
れる。
【００３４】ＣＭＯＳインバータＧ１の入力部はノード
Ｎ１に接続され、出力部はノードＮ２に接続される。Ｃ
ＭＯＳインバータＧ２の入力部はノードＮ２に接続さ
れ、出力部はノードＮ１に接続される。したがって、Ｃ
ＭＯＳインバータＧ１及びＧ２は互いにループ接続され
ることにより、情報記憶が可能となる。
【００３５】ＮＭＯＳトランジスタＱ６のドレインは反
転読出しビット線バーＲＢＬに接続され、ゲートは読出
しワード線ＲＷＬに接続され、ソースはノードＮ２に接
続される。
【００３６】ＮＭＯＳトランジスタＱ７のドレインはノ
ードＮ２に接続され、ゲートは書込みワード線ＷＷＬ２
に接続され、ソースはＮＭＯＳトランジスタＱ８のドレ
インに接続される。ＮＭＯＳトランジスタＱ８のゲート
は反転書込みビット線バーＷＢＬ２に接続され、ソース
は接地される。
【００３７】ＮＭＯＳトランジスタＱ９のドレインはノ
ードＮ２に接続され、ゲートは書込みワード線ＷＷＬ１
に接続され、ソースはＮＭＯＳトランジスタＱ１０のド
レインに接続される。ＮＭＯＳトランジスタＱ１０のゲ
ートは反転書込みビット線バーＷＢＬ１に接続され、ソ
ースは接地される。
【００３８】以下、図３のＮＭＯＳトランジスタＱ１〜
Ｑ１０及びＣＭＯＳインバータＧ１，Ｇ２に対応する図
２のレイアウト部分を説明する。
【００３９】ＮＭＯＳトランジスタＱ１はポリシリコン
領域３６及びポリシリコン領域３６に一方及び他方側に
隣接するｎ型活性領域１２によって構成されるＮＭＯＳ
トランジスタに相当する。すなわち、ポリシリコン領域
３６をゲート電極とし、ゲート電極に隣接したｎ型活性
領域１２をドレイン／ソース領域としたＭＯＳトランジ
スタに相当する。なお、アルミ配線領域５４が読出しビ
ット線ＲＢＬとして機能する。
【００４０】ＮＭＯＳトランジスタＱ２はポリシリコン
領域３２及びポリシリコン領域３２に一方及び他方側に
隣接するｎ型活性領域１１によって構成されるＮＭＯＳ
トランジスタに相当し、ＮＭＯＳトランジスタＱ３はポ
リシリコン領域３１及びポリシリコン領域３１に一方及
び他方側に隣接するｎ型活性領域１１によって構成され
るＮＭＯＳトランジスタに相当する。なお、アルミ配線
領域５１は接地線として機能する。
【００４１】ＮＭＯＳトランジスタＱ４はポリシリコン
領域３３及びポリシリコン領域３３に一方及び他方側に
隣接するｎ型活性領域１１によって構成されるＮＭＯＳ
トランジスタに相当し、ＮＭＯＳトランジスタＱ５はポ
リシリコン領域３４及びポリシリコン領域３４に一方及
び他方側に隣接するｎ型活性領域１１によって構成され
るＮＭＯＳトランジスタに相当する。なお、アルミ配線
領域５３は接地線として機能する。
【００４２】ＮＭＯＳトランジスタＱ６はポリシリコン
領域３８及びポリシリコン領域３８に一方及び他方側に
隣接するｎ型活性領域１３によって構成されるＮＭＯＳ
トランジスタに相当し、アルミ配線領域５８が反転読出
しビット線バーＲＢＬとして機能し、ポリシリコン領域
３８に読出しワード線ＲＷＬが電気的に接続される。
【００４３】ＮＭＯＳトランジスタＱ７はポリシリコン
領域４１及びポリシリコン領域４１に一方及び他方側に
隣接するｎ型活性領域１４によって構成されるＮＭＯＳ
トランジスタに相当し、ＮＭＯＳトランジスタＱ８はポ
リシリコン領域４２及びポリシリコン領域４２に一方及
び他方側に隣接するｎ型活性領域１４によって構成され
るＮＭＯＳトランジスタに相当する。なお、アルミ配線
領域６０は接地線として機能する。
【００４４】ＮＭＯＳトランジスタＱ９はポリシリコン
領域４０及びポリシリコン領域４０に一方及び他方側に
隣接するｎ型活性領域１４によって構成されるＮＭＯＳ
トランジスタに相当し、ＮＭＯＳトランジスタＱ１０は
ポリシリコン領域３９及びポリシリコン領域３９に一方
及び他方側に隣接するｎ型活性領域１４によって構成さ
れるＮＭＯＳトランジスタに相当する。なお、アルミ配
線領域５９は接地線として機能する。
【００４５】ＣＭＯＳインバータＧ１は、ポリシリコン
領域３７及びポリシリコン領域３７に一方及び他方側に
隣接するｎ型活性領域１３によって構成されるＮＭＯＳ
トランジスタと、ポリシリコン領域３７及びポリシリコ
ン領域３７に一方及び他方側に隣接するｐ型活性領域２
１によって構成されるＰＭＯＳトランジスタと、上記Ｐ
ＭＯＳトランジスタのドレインと上記ＮＭＯＳトランジ
スタのドレインとを電気的に接続するアルミ配線領域５
７との組合せに相当する。なお、アルミ配線領域５７は
ノードＮ２の役割も兼ねている。
【００４６】ＣＭＯＳインバータＧ２は、ポリシリコン
領域３５及びポリシリコン領域３５に一方及び他方側に
隣接するｎ型活性領域１２によって構成されるＮＭＯＳ
トランジスタと、ポリシリコン領域３５及びポリシリコ
ン領域３５に一方及び他方側に隣接するｐ型活性領域２
１によって構成されるＰＭＯＳトランジスタと、上記Ｐ
ＭＯＳトランジスタのドレインと上記ＮＭＯＳトランジ
スタのドレインとを電気的に接続するアルミ配線領域５
２との組合せに相当する。なお、アルミ配線領域５２は
ノードＮ１の役割も兼ねている。
【００４７】図２では図示しないが、ポリシリコン領域
３６及び３８に読出しワード線ＲＷＬが電気的に接続さ
れ、ポリシリコン領域３２及び４０に書込みワード線Ｗ
ＷＬ１が電気的に接続され、ポリシリコン領域３１に書
込みビット線ＷＢＬ１が電気的に接続され、ポリシリコ
ン領域３９に反転書込みビット線バーＷＢＬ１が電気的
に接続され、ポリシリコン領域３３及び４１に書込みワ
ード線ＷＷＬ２が電気的に接続され、ポリシリコン領域
３４に書込みビット線ＷＢＬ２が電気的に接続され、ポ
リシリコン領域４２に反転書込みビット線バーＷＢＬ２
が電気的に接続されることにより、図３の等価回路と同
構成となる。
【００４８】＜杭打ち領域のレイアウト＞図４は図１で
示した杭打ち領域２に形成される１メモリセル単位に相
当するダミーセルのレイアウト構成を示す平面図であ
る。
【００４９】なお、ｐ型基板９上に形成されるｎウェル
領域１０、ｎ型活性領域１１〜１５、ｐ型活性領域２１
〜２３及びポリシリコン領域３１〜４２からなるダミー
セルのレイアウト構成は、図２で示したメモリセルアレ
イ領域１の１メモリセル単位のメモリセルのレイアウト
構成と正像及び鏡像を含んで同一形状であるため、同一
符号を付している。
【００５０】アルミ配線領域６１はｎ型活性領域１１、
ｎ型活性領域１２及びｐ型活性領域２２の大部分の領域
上に形成され、コンタクトホール１１１を介してｎ型活
性領域１１と、コンタクトホール１１２を介してｐ型活
性領域２２と電気的に接続される。
【００５１】アルミ配線領域６２はｎウェル領域１０を
含む領域上に形成され、コンタクトホール１１３を介し
てｎ型活性領域１５と電気的に接続される。
【００５２】アルミ配線領域６３はｎ型活性領域１３、
ｎ型活性領域１４及びｐ型活性領域２３の大部分の領域
上に形成され、コンタクトホール１１４を介してｐ型活
性領域２３と電気的に接続され、コンタクトホール１１
５を介してｎ型活性領域１４と電気的に接続される。
【００５３】アルミ配線領域６１〜６３は第１の層に形
成され、アルミ配線領域６１及び６３は接地電位ＧＮＤ
設定用杭打ち配線として機能し、アルミ配線領域６２は
電源電位設定用杭打ち配線として機能する。また、図４
では図示されてはいないが、アルミ配線領域６２は、第
１の層と第２の層（第１の層の上層）とを電気的に接続
するヴィアホール（スルーホール）によって、アルミ配
線領域６１の左エッジからアルミ配線領域６３の右エッ
ジまでまたがる太幅の第２の層の別のアルミ配線に接続
されている。
【００５４】したがって、アルミ配線領域６１及び６３
によってｐ型活性領域２１，２３のＧＮＤ電位固定を行
うことによりｐ型基板９の基板電位固定が実現し、アル
ミ配線領域６１及び６３によってｎ型活性領域１１，１
４のＧＮＤ電位固定を行うことによりトランジスタのド
レイン／ソース領域に相当する領域の電位固定が実現
し、アルミ配線領域６２によってｎ型活性領域１５の電
源電位固定を行うことにより、ｎウェル領域１０の電位
固定が実現する。
【００５５】図４で示した１メモリセル単位に相当する
ダミーセルの基本パターンに対する正像及び鏡像パター
ンを含んで、図４で示した形状と同一パターンのダミー
セル領域が列方向に隣接して杭打ち領域２内に形成され
る。
【００５６】＜外周用ダミーセル領域のレイアウト＞図
５は図１で示した外周用ダミーセル領域３に形成される
１メモリセル単位に相当する領域のレイアウト構成（そ
の１）を示す平面図である。
【００５７】なお、ｐ型基板９上に形成されるｎウェル
領域１０、ｎ型活性領域１１〜１５ダミーセル領域領域
２１〜２３及びポリシリコン領域３１〜４２からなるダ
ミーセルのレイアウト構成は、図２で示したメモリセル
アレイ領域１の１メモリセル単位のメモリセルのレイア
ウト構成と正像及び鏡像を含んで同一形状であるため、
同一符号を付している。
【００５８】アルミ配線領域６５はコンタクトホール１
２１を介してｐ型活性領域２２と電気的に接続される。
アルミ配線領域６６はコンタクトホール１２２を介して
ｎ型活性領域１５と電気的に接続される。アルミ配線領
域６７はコンタクトホール１２３を介してｐ型活性領域
２３と電気的に接続される。
【００５９】なお、アルミ配線領域６５〜６７は第１の
層に形成され接地電位ＧＮＤ設定用である。したがっ
て、アルミ配線領域６５及び６７によってｐ型活性領域
２２及び２３の接地電位ＧＮＤ固定を行うことによりｐ
型基板９の基板固定が実現し、アルミ配線領域６６によ
ってｎ型活性領域１５の接地電位ＧＮＤ固定を行うこと
によりｎウェル領域１０の電位固定が実現する。
【００６０】図６は図１で示した外周用ダミーセル領域
３に形成される１メモリセル単位に相当する領域のレイ
アウト構成（その２）を示す平面図である。
【００６１】なお、ｐ型基板９上に形成されるｎウェル
領域１０、ｎ型活性領域１１〜１５、ｐ型活性領域２１
〜２３及びポリシリコン領域３１〜４２からなるダミー
セルのレイアウト構成は、図２で示したメモリセルアレ
イ領域１の１メモリセル単位のメモリセルのレイアウト
構成と正像及び鏡像を含んで同一形状であるため、同一
符号を付している。
【００６２】アルミ配線領域６８はコンタクトホール１
３１を介してｐ型活性領域２１と電気的に接続されると
ともに、コンタクトホール１３２を介してポリシリコン
領域３６と電気的に接続される。
【００６３】アルミ配線領域６９はコンタクトホール１
３３を介してｎ型活性領域１５と電気的に接続される。
アルミ配線領域７０はコンタクトホール１３４を介して
ｐ型活性領域２３と電気的に接続される。
【００６４】なお、アルミ配線領域６８〜７０は第１の
層に形成され接地電位ＧＮＤ設定用である。したがっ
て、アルミ配線領域６８及び７０によってｐ型活性領域
２２及び２３の接地電位ＧＮＤ固定を行うことによりｐ
型基板９の基板固定が実現し、アルミ配線領域６９によ
ってｎ型活性領域１５の接地電位ＧＮＤ固定を行うこと
によりｎウェル領域１０の電位固定が実現し、アルミ配
線領域６８によってポリシリコン領域３６の接地電位Ｇ
ＮＤ固定を行うことによりＭＯＳトランジスタのゲート
電極に相当する領域の電位固定が実現する。
【００６５】図５及び図６で示した１メモリセル単位に
相当するダミーセルの基本パターンに対する正像及び鏡
像パターンを含んで、図５及び図６で示した形状と同一
形状のダミーセル領域が列方向及び行方向に隣接して外
周用ダミーセル領域３の第１及び第２の部分ダミーセル
領域３Ａ及び３Ｂにそれぞれ形成される。
【００６６】＜部分レイアウト＞図７〜図１０はメモリ
セルアレイ領域１、杭打ち領域２及び外周用ダミーセル
領域３を含んだ部分レイアウト構成を示す平面図であ
る。図７〜図１０で示した部分レイアウト領域は例えば
図１の部分領域７に相当する。なお、図７〜図１０それ
ぞれの位置関係は図１１に示すような関係である。
【００６７】図７〜図１０に示すように、メモリセルア
レイ領域１と杭打ち領域２とは境界線ＢＣ２，境界線Ｂ
Ｃ３を介してそれぞれ隣接しており、メモリセルアレイ
領域１と外周用ダミーセル領域３（第２の部分ダミーセ
ル領域３Ｂ）とは境界線ＢＣ１を介して隣接している。
【００６８】メモリセルアレイ領域１の１メモリセル単
位のメモリセルの素子構成要素（活性領域１０〜１５，
２１〜２３及びポリシリコン領域３１〜４２）のレイア
ウトのパターンと外周用ダミーセル領域３のダミーセル
のパターンとは正像及び鏡像を含んで同一で、かつ両者
のパターンは境界線ＢＣ１に対して線対称な関係を呈し
ている。
【００６９】加えて、メモリセルアレイ領域１の１メモ
リセル単位のメモリセルのパターンと杭打ち領域２のダ
ミーセル領域のパターンとは正像及び鏡像を含んで同一
で、かつ両者のパターンは境界線ＢＣ２に対して線対称
な関係を呈している。
【００７０】＜効果＞実施の形態１の半導体装置は、メ
モリセル形成用マスクパターンのパターン寸法がメモリ
セルアレイ領域１より従来は粗くなる杭打ち領域２に、
メモリセルアレイ領域１内のメモリセルと正像及び鏡像
を含んで同一形状のダミーセルを形成している。
【００７１】したがって、メモリセルアレイ領域１と杭
打ち領域２との間において、パターン寸法に粗密差が全
く生じることがなく、全体的に均一なパターン寸法のメ
モリセル形成用マスクパターンを用いて実施の形態１の
半導体装置が製造されることになる。
【００７２】このように粗密差が全く生じないマスクパ
ターンで、フォトマスクを用いた露光工程を経てレジス
トをパターニングすると、パターン境界がぼけることな
く精度良くパターニングできるため、メモリセルアレイ
領域１のメモリセルのパターニング制御性を大幅に向上
させることができ、その結果、装置の歩留まりが向上す
る。
【００７３】加えて、メモリセルアレイ領域１と杭打ち
領域２との境界線に対して、メモリセルアレイ領域１の
メモリセルのパターンと線対称なパターンとなるよう
に、杭打ち領域２にダミーセルを形成することにより、
メモリセルアレイ領域１と杭打ち領域２との境界近傍領
域でパターン寸法の粗密差が全く生じないため、メモリ
セルアレイ領域１のメモリセルのパターニング制御性を
より一層向上させることができる。
【００７４】さらに、杭打ち領域２下方に形成されたダ
ミーセルのうち、ｐ型基板９と電気的に接続された領域
にコンタクトを設けて杭打ち配線との電気的接続を図る
ことにより、ｐ型基板９の基板電位固定を行うことがで
き、回路動作の安定性の向上を図ることもできる。
【００７５】また、実施の形態１の半導体装置は、外周
用ダミーセル領域３の下方にも、メモリセルアレイ領域
１内のメモリセルと正像及び鏡像を含んで同一パターン
のダミーセルを形成している。
【００７６】したがって、メモリセルアレイ領域１と外
周用ダミーセル領域３との間において、全体的に均一な
パターン寸法のメモリセル形成用マスクパターンを用い
て実施の形態１の半導体装置が製造されることになるた
め、メモリセルアレイ領域１の素子構成領域のパターニ
ング制御性をさらに向上させることができる。
【００７７】加えて、メモリセルアレイ領域１と外周用
ダミーセル領域３との境界線に対して、メモリセルアレ
イ領域１のメモリセルのパターンと線対称な関係となる
ように、外周用ダミーセル領域３にダミーセル領域を形
成することにより、メモリセルアレイ領域１と外周用ダ
ミーセル領域３との境界近傍領域でパターン寸法の粗密
差が全く生じないため、メモリセルアレイ領域１のメモ
リセルのパターニング制御性をさらに向上させることが
できる。
【００７８】そして、メモリセルアレイ領域１のメモリ
セルと、杭打ち領域２のダミーセルとが正像及び鏡像を
含んで同一形状であるため、設計段階において、メモリ
セルアレイ領域１に予定していた領域を杭打ち領域２に
変更したり、杭打ち領域２に予定していた領域をメモリ
セルアレイ領域１に変更することができ、柔軟性のある
製造が可能となる。
【００７９】例えば、マスタスライス方式で実施の形態
１の半導体装置を製造する際、マスタ工程でメモリセル
（ダミーセル）の素子構成要素とを形成した後、スライ
ス工程で用いるマスク（スライスマスク）の配線パター
ンを変更することにより、メモリセルアレイ領域１及び
杭打ち領域２の形成箇所を適宜変更することができる。
【００８０】＜＜実施の形態２＞＞ ＜全体構成＞図１２はこの発明の実施の形態２である半
導体装置のレイアウト全体構成を示す説明図である。同
図に示すように、複数のメモリセルアレイ領域４、複数
の杭打ち領域５及び複数の外周用ダミーセル領域６が図
示しないｐ型基板上にレイアウト配置される。そして、
メモリセルアレイ領域４と杭打ち領域５とが隣接して交
互に配置される、すなわち、メモリセルアレイ領域４，
４間に必ず杭打ち領域５が挿入されるようにレイアウト
配置されている。また、杭打ち領域５が形成されていな
いメモリセルアレイ領域４の外周領域に、メモリセルア
レイ領域４に隣接して外周用ダミーセル領域６が配置さ
れる。
【００８１】複数のメモリセルアレイ領域４それぞれに
複数のメモリセルＭＣがアレイ状に配置される。
【００８２】外周用ダミーセル領域６は、行方向（図１
２では横方向）に隣接して配置される第１の部分ダミー
セル領域６Ａと列方向（図１２では縦方向）に隣接して
配置される第２の部分ダミーセル領域８Ｂとから構成さ
れる。
【００８３】このように、実施の形態２の半導体装置の
レイアウトは実施の形態１とほぼ同様である。ただし、
実施の形態２では、実施の形態１と異なり、杭打ち領域
５の形成幅が実施の形態１の杭打ち領域５より狭く設定
されている。
【００８４】＜部分レイアウト＞図１３〜図１６はメモ
リセルアレイ領域４、杭打ち領域５及び外周用ダミーセ
ル領域６を含んだ部分レイアウト構成を示す平面図であ
る。図１３〜図１６で示した部分レイアウト領域は例え
ば図１２の部分領域８に相当する。なお、図１３〜図１
６それぞれの位置関係は図１７に示すような関係であ
る。
【００８５】図１３〜図１６に示すように、メモリセル
アレイ領域４と杭打ち領域５とは境界線ＢＣ５，境界線
ＢＣ６を介してそれぞれ隣接しており、メモリセルアレ
イ領域４と外周用ダミーセル領域６とは境界線ＢＣ４を
介して隣接している。
【００８６】なお、メモリセルアレイ領域４の１メモリ
セル単位のメモリセルのレイアウト構成は図２で示した
実施の形態１のメモリセルアレイ領域４の１メモリセル
単位のレイアウト構成と正像及び鏡像を含み同一であ
り、外周用ダミーセル領域６の第１の部分ダミーセル領
域６Ａ及び６Ｂそれぞれの１メモリセル単位に相当する
ダミーセルの構成は、図５及び図６で示した外周用ダミ
ーセル領域６の第１の部分ダミーセル領域３Ａ及び３Ｂ
のダミーセルの構成と正像及び鏡像を含み同一である。
【００８７】メモリセルアレイ領域４の１メモリセル単
位のメモリセルの素子構成要素（活性領域１０〜１５，
２１〜２３及びポリシリコン領域３１〜４２）のレイア
ウトパターンは外周用ダミーセル領域６のダミーセルの
パターンと正像及び鏡像を含んで同一で、かつ両者のパ
ターンは境界線ＢＣ１に対して線対称な関係を呈してい
る。
【００８８】加えて、メモリセルアレイ領域４の１メモ
リセル単位のメモリセルの素子構成要素の一部（ｎ型活
性領域１１，１４、ポリシリコン領域３１〜３４，３９
〜４２）のパターンと杭打ち領域５のダミーセルのパタ
ーンとは正像及び鏡像を含んで同一で、かつ境界線ＢＣ
４，ＢＣ５それぞれに対して、その近傍領域で線対称な
関係を呈している。
【００８９】また、杭打ち領域５の形成幅を狭くしたた
め、杭打ち領域５にはアルミ配線領域６４のみが形成さ
れる。アルミ配線領域６４はコンタクトホール１４１及
び１４２を介してｎ型活性領域１４及び１１に電気的に
接続される。
【００９０】アルミ配線領域６４は第１の層に形成され
接地電設定用杭打ち配線として機能機能する。したがっ
て、アルミ配線領域６４によってｎ型活性領域１１，１
４のＧＮＤ電位固定を行うことによりｐ型基板９の基板
電位固定が実現する。なお、図１３〜図１６では図示さ
れていないが、電源電位強化用の第２の層（第１の層の
上層）に形成される別のメタルアルミ配線が杭打ち配線
として、アルミ配線領域６４と同じ幅で形成される。
【００９１】＜効果＞実施の形態２の半導体装置は、メ
モリセル形成用マスクパターンのパターン寸法がメモリ
セルアレイ領域４より従来は粗くなる杭打ち領域５に、
メモリセルアレイ領域４内のメモリセルのパターンの一
部と正像及び鏡像を含んで同一のダミーセルのパターン
を形成している。
【００９２】したがって、メモリセルアレイ領域４と杭
打ち領域５との間において、パターン寸法に粗密差がほ
とんど生じることがなく、全体的にほぼ均一なパターン
寸法のメモリセル形成用マスクパターンを用いて実施の
形態２の半導体装置が製造されることになり、メモリセ
ルアレイ領域４のメモリセルのパターニング制御性を向
上させることができる。
【００９３】加えて、メモリセルアレイ領域４と杭打ち
領域５との境界線に対して、メモリセルアレイ領域４の
メモリセルの一部のパターンと線対称な関係となるよう
に、杭打ち領域５にダミーセルを形成することにより、
メモリセルアレイ領域４と杭打ち領域５との境界近傍領
域でパターン寸法の粗密差が全く生じないため、メモリ
セルアレイ領域４のメモリセルのパターニング制御性を
より一層向上させることができる。
【００９４】さらに、杭打ち領域５下方に形成されたダ
ミーセル領域のうち、ｐ型基板９と電気的に接続された
領域にコンタクトを設けて杭打ち配線との電気的接続を
図ることにより、ｐ型基板９の基板電位固定を行うこと
ができ、回路動作の安定性の向上を図ることもできる。
【００９５】また、実施の形態２の半導体装置は、外周
用ダミーセル領域６の下方に、メモリセルアレイ領域４
内のメモリセルと正像及び鏡像を含んで同一形状のダミ
ーセルを形成している。
【００９６】したがって、メモリセルアレイ領域４と外
周用ダミーセル領域６との間において、全体的に均一な
パターン寸法のメモリセル形成用マスクパターンを用い
て実施の形態２の半導体装置が製造されることになるた
め、メモリセルアレイ領域４のメモリセルのパターニン
グ制御性をさらに向上させることができる。
【００９７】加えて、メモリセルアレイ領域４と外周用
ダミーセル領域６との境界線に対して、メモリセルアレ
イ領域４のメモリセルのパターンと線対称な関係となる
ように、外周用ダミーセル領域６にダミーセルを形成す
ることにより、メモリセルアレイ領域４と外周用ダミー
セル領域６との境界近傍領域でパターン寸法の粗密差が
全く生じないため、メモリセルアレイ領域４のメモリセ
ルのパターニング制御性をさらに向上させることができ
る。
【００９８】さらに、杭打ち領域５の形成幅を実施の形
態１より狭く設定した分、集積度の向上を図ることがで
きる。
【００９９】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体装置のメモリセルアレイ隣接領域は、メ
モリセルアレイ領域とメモリセルアレイ隣接領域との境
界線の近傍領域において、境界線に対しメモリセルの少
なくとも一部のパターンと線対称の関係となるパターン
のダミーセルを形成することにより、メモリセルアレイ
領域と電源領域との境界線近傍領域でメモリセル形成用
マスクのパターン寸法の粗密差が全く生じないため、メ
モリセルのパターニング制御性を向上させることができ
る。
【０１００】請求項２記載の半導体装置は、メモリセル
と製造及び鏡像を含む同一パターンでダミーセルを形成
することにより、メモリセル形成用マスクのパターンの
粗密差がメモリセルアレイ領域とメモリセルアレイ隣接
領域との間で全く生じないため、メモリセルのパターニ
ング制御性を向上させることができる。
【０１０１】請求項３記載の半導体装置において、ダミ
ーセルは半導体基板の基板電位を固定電位に設定可能な
基板電位設定用部を含むため、半導体基板の基板電位固
定を行うことができ、回路動作の安定性の向上を図るこ
とができる。
【０１０２】この発明の請求項４記載の半導体装置にお
いて、半導体基板上にメモリセルアレイ領域と隣接して
配置される電源配線領域は、メモリセルのパターン寸法
と同等のパターン寸法のダミーセルを有するため、メモ
リセル形成用のマスクのパターン寸法がメモリセルアレ
イ領域と電源領域との間で同等となる。
【０１０３】したがって、メモリセル形成用のマスクの
パターンの粗密差がメモリセルアレイ領域と電源領域と
の間でほとんど生じないため、メモリセルのパターニン
グ制御性を向上させることができる。
【０１０４】請求項５記載の半導体装置は、メモリセル
アレイ領域と電源配線領域との境界線の近傍領域におい
て、境界線に対しメモリセルの少なくとも一部のパター
ンと線対称の関係となるパターンを有するダミーセルを
形成することにより、メモリセルアレイ領域と電源領域
との境界線近傍領域でメモリセル形成用マスクのパター
ン寸法の粗密差が全く生じないため、メモリセルのパタ
ーニング制御性をより一層向上させることができる。
【０１０５】請求項６記載の半導体装置は、メモリセル
と正像及び鏡像を含む同一パターンでダミーセルを形成
することにより、メモリセル形成用マスクのパターンの
粗密差がメモリセルアレイ領域と電源領域との間で全く
生じないため、メモリセルのパターニング制御性を向上
させることができる。
【０１０６】そして、メモリセルアレイ領域のメモリセ
ルのパターンと、電源領域のダミーセルのパターンとが
正像及び鏡像を含んで同一であるため、製造途中でメモ
リセルアレイ領域と電源領域との変更を適宜行うことが
でき、柔軟性のある製造が可能となる。
【０１０７】請求項７記載の半導体装置において、ダミ
ーセルは半導体基板の基板電位を電源配線の電位に設定
可能な基板電位設定用部を含むため、半導体基板の基板
電位固定を行うことができ、回路動作の安定性の向上を
図ることもできる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体記憶装
置（ＤＲＡＭ）のレイアウト全体構成を示す説明図であ
る。
【図２】 メモリセル領域内の１メモリセル単位に対応
するレイアウトパターンを示す平面図である。
【図３】 図２のメモリセル領域のレイアウト構造のメ
モリセルの等価回路を示す回路図である。
【図４】 杭打ち領域に形成される１メモリセル単位に
相当する領域のレイアウト構成を示す平面図である。
【図５】 外周用ダミーセル領域に形成される１メモリ
セル単位に相当する領域のレイアウト構成（その１）を
示す平面図である。
【図６】 外周用ダミーセル領域に形成される１メモリ
セル単位に相当する領域のレイアウト構成（その２）を
示す平面図である。
【図７】 メモリセル領域、杭打ち領域及び外周用ダミ
ーセル領域を含んだ実施の形態１の部分レイアウト構成
の詳細を示す平面図である。
【図８】 メモリセル領域、杭打ち領域及び外周用ダミ
ーセル領域を含んだ実施の形態１の部分レイアウト構成
の詳細を示す平面図である。
【図９】 メモリセル領域、杭打ち領域及び外周用ダミ
ーセル領域を含んだ実施の形態１の部分レイアウト構成
の詳細を示す平面図である。
【図１０】 メモリセル領域、杭打ち領域及び外周用ダ
ミーセル領域を含んだ実施の形態１の部分レイアウト構
成の詳細を示す平面図である。
【図１１】 図７〜図１０それぞれの位置関係を示す説
明図である。
【図１２】 この発明の実施の形態２である半導体記憶
装置（ＤＲＡＭ）のレイアウト全体構成を示す説明図で
ある。
【図１３】 メモリセル領域、杭打ち領域及び外周用ダ
ミーセル領域を含んだ実施の形態２の部分レイアウト構
成を示す平面図である。
【図１４】 メモリセル領域、杭打ち領域及び外周用ダ
ミーセル領域を含んだ実施の形態２の部分レイアウト構
成を示す平面図である。
【図１５】 メモリセル領域、杭打ち領域及び外周用ダ
ミーセル領域を含んだ実施の形態２の部分レイアウト構
成を示す平面図である。
【図１６】 メモリセル領域、杭打ち領域及び外周用ダ
ミーセル領域を含んだ実施の形態２の部分レイアウト構
成を示す平面図である。
【図１７】 図１３〜図１６それぞれの位置関係を示す
説明図である。
【符号の説明】
１，４ メモリセルアレイ領域、２，５ 杭打ち領域、
３，６ 外周用ダミーセル領域、９ ｐ型基板、１０
ｎウェル領域、１１〜１５ ｎ型活性領域、２１〜２３
ｐ型活性領域、３１〜４２ ポリシリコン領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡邉 哲也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森嶋 哉圭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD00 BS00 CR00 LA01 LA02 LA17 ZA28

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、メモリセルがアレイ状に
    配置されたメモリセルアレイ領域と、 前記半導体基板上に前記メモリセルアレイ領域と隣接し
    て配置され、ダミーセルを有するメモリセルアレイ隣接
    領域とを備え、 前記メモリセルアレイ隣接領域の前記ダミーセルの少な
    くとも一部のパターンは、前記メモリセルアレイ領域と
    前記メモリセルアレイ隣接領域との境界線の近傍領域に
    おいて、前記境界線に対し前記メモリセルの少なくとも
    一部のパターンと線対称の関係で形成される、半導体装
    置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記ダミーセルは前記メモリセルと正像及び鏡像を含む
    同一パターンで形成される、半導体装置。
  3. 【請求項３】 請求項１あるいは請求項２記載の半導体
    装置であって、 前記ダミーセルは、前記半導体基板の基板電位を固定電
    位に設定可能な基板電位設定部を含む、半導体装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板上に形成され、メモリセルがアレイ状に
    配置されたメモリセルアレイ領域と、 前記半導体基板上に前記メモリセルアレイ領域と隣接し
    て配置され、電源供給用の電源配線が設けられる電源配
    線領域とを備え、 前記電源配線領域は、前記メモリセルのパターン寸法と
    同等のパターン寸法のダミーセルを有することを特徴と
    する、半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置であって、 前記ダミーセルの少なくとも一部のパターンは、前記メ
    モリセルアレイ領域と前記電源配線領域との境界線の近
    傍領域において、前記境界線に対し前記メモリセルの少
    なくとも一部のパターンと線対称の関係で形成される、
    半導体装置。
  6. 【請求項６】 請求項４あるいは請求項５に記載の半導
    体装置であって、 前記ダミーセルは前記メモリセルと正像及び鏡像を含む
    同一パターンで形成される、半導体装置。
  7. 【請求項７】 請求項４ないし請求項６のうちいずれか
    １項に記載の半導体装置であって、 前記ダミーセルは、前記電源配線と電気的に接続され、
    前記半導体基板の基板電位を前記電源配線の電位に設定
    可能な基板電位設定部を含む、半導体装置。
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