JPH11220039A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】中間導電層を用いてビットコンタクトＢＣが列
方向２セル間で共有化された配置パターンで、ＢＣの横
並び配置によりビット線間を狭くできない。 【解決手段】それぞれビットコンタクトを介して、一方
のワードトランジスタの不純物拡散領域に電気的に接続
された奇数列ビット線ＢＬ１，ＢＬ３と、他方のワード
トランジスタの不純物拡散領域に電気的に接続された偶
数列ビット線ＢＬ２，ＢＬ４がセル内でともに列方向に
配線されているメモリセルアレイ１において、奇数列ビ
ットコンタクトＢＣ１，ＢＣ３と偶数列ビットコンタク
トＢＣ２，ＢＣ４が行方向で重ならないように互い違い
に配置されている。奇数列および偶数列のビットコンタ
クトは列方向に隣接する２つのメモリセル間で共有さ
れ、かつ、各メモリセルごとに当該奇数列および偶数列
のビットコンタクトの何れか一方のみが配置されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＳＲＡＭセ
ル等、メモリセル内に２つのビット線を有する半導体記
憶装置に関する。特定的に、本発明は、ビット線を下層
のトランジスタ不純物領域に電気的に接続するためのビ
ットコンタクトの配置をよりセル面積縮小が可能に工夫
した半導体記憶装置に関する。

【０００２】

【従来の技術】メモリセル内に２つのビット線を有する
半導体記憶装置として、代表的なものではＳＲＡＭが存
在する。ＳＲＡＭセルは、一般に、フリップフロップ
と、共通なワード線の印加電圧に応じて導通／非導通が
制御されフリップフロップの２つの記憶ノードそれぞれ
を対抗するビット線に接続するか否かを決める２つのト
ランジスタ（ワードトランジスタ）とから構成され、フ
リップフロップの負荷素子の違いにより、ＭＯＳトラン
ジスタ負荷形と高抵抗負荷形との２種類に大別できる。

【０００３】図１２は、負荷素子として高抵抗素子を用
いた高抵抗負荷形ＳＲＡＭセルの平面図である。また、
図１３は負荷素子としてｐチャネルＭＯＳトランジスタ
を用いたｐＭＯＳ負荷形ＳＲＡＭセルの平面図である。
なお、これらのＳＲＡＭセル平面図においては、４セル
分の繰り返し基本パターンを示す。この図示例のＳＲＡ
Ｍセルの配置パターンでは、基本セルパターンと、その
鏡像パターンを用いて４セル分の繰り返し基本パターン
が構成され、ワード方向（図の左右方向）に隣接する２
セルは基本セルパターンの鏡像関係、ビット方向（図の
上下方向）に隣接する２セルは一方を１８０°回転させ
て他方を配置させた点対称な配置パターンとなってい
る。例えば図１２，１３の例において、図の右下のセル
を基本セルパターンＡとすると、そのワード方向に隣接
する図の左下のセルは基本セルパターンＡと鏡像関係に
あるセルパターンＡ’、基本セルパターンＡにビット方
向に隣接する図の右上のセルは基本セルパターンＡを点
Ｐ１を中心に１８０°回転したパターン、セルパターン
Ａ’にビット方向に隣接する図の左上のセルはセルパタ
ーンＡ’を点Ｐ０を中心に１８０°回転したパターンと
なっている。

【０００４】この図１２に示すＳＲＡＭセルでは、配線
構造が３層ポリシリコン配線層とＡｌ配線層（ビット
線）を用いている。また、図１３に示すＳＲＡＭセルで
は、配線構造が２層ポリシリコン配線層と２層のＡｌ配
線層を用いている。図１２および図１３において、符号
ＷＬ１，ＷＬ２は第１層目のポリシリコン層（以下、１
ＰＳという）から構成されワードトランジスタのゲート
電極を兼用するワード線、ＢＬ１〜ＢＬ４は第１層目又
は第２層目のＡｌ配線層からなるビット線、３ａ，３
ｂ，４ａ，４ｂは第２層目のポリシリコン層（以下、２
ＰＳという）又は第１層目のＡｌ配線層から構成され、
ビット方向のセル境界をはさんで共通に配置されて各セ
ル内のワードトランジスタの一方の不純物拡散領域に共
通に接続された中間導電層、ＢＣ１〜ＢＣ４は各ビット
線を下層の中間導電層に接続するビットコンタクトを示
す。これらのＳＲＡＭセルでは、ワードトランジスタと
ビット線を接続する中間導電層を設けることにより、ビ
ット方向に隣接する２セル間でビットコンタクトを共有
してセル面積の縮小化が図られている。

【０００５】

【発明が解決しようとする課題】しかし、この従来のＳ
ＲＡＭセルの配置パターンでは、基本的にはセルパター
ンＡの繰り返しで構成されていることから、どうしても
ワード方向にビットコンタクトが２ビットおきに横並び
で配置されてしまう。ビットコンタクトの合わせ余裕を
考慮すると、このコンタクト部分のビット線はあるてい
ど幅広く形成しておく必要があるため、このビットコン
タクトに挟まれたビット線部分の間隔Ｓ１又はＳ２がビ
ット線のスペース幅より狭くなってしまう。したがっ
て、ビット線のラインとスペース幅を解像限界にしよう
とすると、このコンタクト部分でビット線の加工マージ
ンが低下してビット線分離がしずらいこととなる。この
結果、従来のＳＲＡＭセルの配置パターンでは、ビット
線間隔に解像限界（又は最小配線加工幅）を適用でき
ず、これがセル面積縮小化において障害となっていた。

【０００６】本発明は、このような実情に鑑みてなさ
れ、例えば中間の導電層を用いることによってビットコ
ンタクトがビット方向の２セル間で共有化されたセル配
置パターンにおいて、ビット線間隔を従来より狭くでき
る構成の半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明に係る
半導体記憶装置では、メモリセルアレイを構成する各メ
モリセル内で、第１のトランジスタの不純物拡散領域に
電気的に接続された奇数列のビット線と、第２のトラン
ジスタの不純物拡散領域に電気的に接続された偶数列の
ビット線が、ともに列方向に配線されている半導体記憶
装置であって、メモリセルアレイ内で、前記奇数列のビ
ット線を前記第１トランジスタの不純物拡散領域に電気
的に接続するための奇数列ビットコンタクトと前記偶数
列のビット線を前記第２トランジスタの不純物拡散領域
に電気的に接続するための偶数列ビットコンタクトが、
行方向で重ならないように互い違いに配置されている。

【０００８】好ましくは、前記奇数列および偶数列のビ
ットコンタクトは、列方向に隣接する２つのメモリセル
間で共有され、かつ、各メモリセルごとに、当該奇数列
および偶数列のビットコンタクトの何れか一方のみが配
置されている。また、好ましい配置パターンとして、前
記メモリセルアレイは、行方向に２個、列方向に２個の
４つのメモリセルを単位として行列状に繰り返し配置し
て全体が構成され、前記４つのメモリセルのうち行方向
に隣接する２つのメモリセルは、前記第１及び第２のト
ランジスタが隣接辺を中心とする線対称に配置される一
方で、行方向に隣接する２つのメモリセルともにビット
コンタクトが奇数列ビット線又は偶数列ビット線の一方
側のみ配置されている２種類の異なるセルパターンで構
成され、前記４つのメモリセルのうち列方向に隣接する
２つのメモリセルは、点対称な配置の同一セルパターン
から構成されている。また、ビットコンタクトをセル間
で共有するための好ましい構成として、前記列方向に隣
接する２つのメモリセル間に、それぞれのセル内で前記
第１トランジスタの不純物拡散領域にコンタクト孔を介
して接続された第１の中間導電層と、それぞれのセル内
で前記第２トランジスタの不純物拡散領域にコンタクト
孔を介して接続された第２の中間導電層とが、それぞれ
セル境界を含む領域に前記２つのメモリセル間で共通に
配置され、前記第１の中間導電層を上層の前記奇数列ビ
ット線に接続する前記奇数列ビットコンタクトが、一方
のメモリセル内の第１の中間導電層部分に配置され、前
記第２の中間導電層を上層の前記偶数列ビット線に接続
する前記偶数列ビットコンタクトが、他方のメモリセル
内の第２の中間導電層部分に配置されている。

【０００９】このようなメモリセル及びその配置パター
ンは、特にＳＲＡＭセルに好適である。すなわち、前記
メモリセルごとに、２つの記憶ノードを異なる電圧レベ
ルで保持するフリップフロップ回路を有し、前記第１又
は及び第２のトランジスタは、前記フリップフロップ回
路の一方の記憶ノードと前記奇数列ビット線間、又は他
方の記憶ノードと前記偶数列ビット線間に接続され、ワ
ード線への印加電圧に応じて記憶ノードとビット線間の
導通と非導通を制御するワードトランジスタである。

【００１０】このような構成の半導体記憶装置では、列
方向に隣接する２セル内でそれぞれワードトランジスタ
に接続された中間の導電層を介在させることにより当該
２セル間でビットコンタクトが共有されているが、例え
ば、行方向には異なるビット線にビットコンタクトを配
置させた２種類のパターンを用いることにより、行方向
にビットコンタクトが重ならないように互い違いに配置
されている。このため、ビットコンタクトを設ける部分
でビット線を幅広く形成しても、その幅広部分が行方向
に隣接することがなく、そのぶんビット線の加工マージ
ンが広くなり、ビット線間スペースを狭くする余地が生
じる。

【００１１】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施形態を、ＳＲＡＭを例に図面を参照しながら詳
細に説明する。

【００１２】第１実施形態 図１は、第１実施形態に係る高抵抗負荷形ＳＲＡＭセル
の回路図である。図１において、ｎチャネルを有するＭ
ＯＳトランジスタ（以下、「ｎＭＯＳ」という）である
Ｑｎ１とＱｎ２は駆動トランジスタ、ＨＲ１及びＨＲ２
はポリシリコン層により構成された高抵抗負荷素子を示
す。高抵抗負荷素子ＨＲ１と駆動トランジスタＱｎ１、
高抵抗負荷素子ＨＲ２と駆動トランジスタＱｎ２がぞれ
ぞれ直列接続され、それぞれ電源電圧Ｖ_DDの供給線と共
通電位線（例えば接地電位線）との間に接続されてい
る。一方の直列接続点（記憶ノードＮＤ１）が他方の駆
動トランジスタＱｎ２のゲートに接続され、他方の直列
接続点（記憶ノードＮＤ２）が一方の駆動トランジスタ
Ｑｎ１のゲートに接続され、これによってフリップフロ
ップ構成となっている。また、記憶ノードＮＤ１とビッ
ト線ＢＬ１間、記憶ノードＮＤ２ｎとビット線ＢＬ２間
には、ぞれぞれワード線ＷＬ１の印加電圧に応じて各記
憶ノードをビット線ＢＬ１又はＢＬ２に接続するか否か
を制御するワードトランジスタＱｎ３，Ｑｎ４が設けら
れている。

【００１３】本実施形態の高抵抗負荷形ＳＲＡＭセルで
は、ビット線ＢＬ１にワードトランジスタＱｎ３の一方
の不純物拡散領域を接続するためのビットコンタクトＢ
Ｃ１と、ビット線ＢＬ２にワードトランジスタＱｎ４の
一方の不純物拡散領域を接続するためのビットコンタク
トＢＣ２が、それぞれビット線の配線方向（ビット方
向）の２セル間で共有され、しかも、各セルにビットコ
ンタクトＢＣ１又はＢＣ２の何れか一方のみ配置された
構成となっている。

【００１４】この高抵抗負荷形のＳＲＡＭセルでは、片
側のビット線ＢＬ１を高電位にするようにして、ワード
トランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬを
介して所定電圧を印加することで両トランジスタＱｎ
３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電
荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”にな
ると、フリップフロップ構成の特徴として、もう一方の
記憶ノードが“ロー（Ｌ）”となるように、駆動トラン
ジスタＱｎ１，Ｑｎ２が動作し、また高抵抗負荷ＨＲ
１，ＨＲ２を介して電源電圧Ｖ_DDによる充放電が行われ
る。たとえば、記憶ノードＮＤ１が“Ｈ”，記憶ノード
ＮＤ２が“Ｌ”の場合は、トランジスタＱｎ２がオン状
態、トランジスタＱｎ１がオフ状態をとり、記憶ノード
ＮＤ１が電源電圧Ｖ_DDの供給線から電荷の供給を受け、
記憶ノードＮＤ２が接地電位に保持され続ける。逆に、
ビット線ＢＬ１電位が“Ｌ”のときワードトランジスタ
Ｑｎ３がオンすることによって記憶ノードＮＤ１が強制
的に“Ｌ”に移行すると、トランジスタＱｎ１，Ｑｎ２
が反転し、記憶ノードＮＤ２が電源電圧Ｖ_DDの供給線か
ら電荷の供給を受け、記憶ノードＮＤ１が接地電位に保
持されるようになる。このように、電荷保持をフリップ
フロップで行うことで、電荷を静的に記憶ノードＮＤ
１，ＮＤ２に保持し、その電位が“Ｌ”であるか“Ｈ”
であるかを、それぞれ“０”と“１”の情報に対応させ
て、これをセル内の６つのトランジスタで記憶させるこ
とができる。

【００１５】図２は、本実施形態に係る半導体記憶装置
（ＳＲＡＭ装置）のメモリセルアレイの繰り返し配置の
基本パターンとして、高抵抗負荷形ＳＲＡＭセルを４セ
ル配置させた概略平面図である。

【００１６】このメモリセルアレイ１は、基本的に、図
３に示す２種類の基本セルパターンＡ，Ｂにより構成さ
れている。図２の右下に基本セルパターンＢ（図３
（ｂ））を配置させ、そのワード方向に隣接する図２の
左下に基本セルパターンＡ（図３（ａ））と鏡像関係に
あるセルパターンＡ’を配置させている。また、基本セ
ルパターンＢのビット方向に隣接する図２の右上には基
本セルパターンＢを点Ｐ１を中心に１８０°回転させた
点対称パターンＢが配置され、セルパターンＡ’のビッ
ト方向に隣接する図２の左上にはセルパターンＡ’を点
Ｐ０を中心に１８０°回転させた点対称パターンＡ’が
配置されている。各セル内にはワード線ＷＬ１又はＷＬ
２がワード方向に配線され、これら２本のワード線ＷＬ
１，ＷＬ２はセル境界を挟んでほぼ平行に配置されてい
る。このワード線ＷＬ１，ＷＬ２は、第１層目のポリシ
リコン層（以下、１ＰＳという）により構成されてい
る。

【００１７】また、各セル内に２本のビット線が配置さ
れ、図２において第１番目のビット線ＢＬ１に沿って、
第１の中間導電層２ａが点対称パターンＡ’内のワード
線ＷＬ２上方からワード線ＷＬ１に重ならないセルパタ
ーンＡ’内位置まで延びて配置されている。同様に、第
３番目のビット線ＢＬ３に沿って、第１の中間導電層２
ｂが点対称パターンＢ内のワード線ＷＬ２上方からワー
ド線ＷＬ１に重ならない基本セルパターンＢ内位置まで
延びて配置されている。これとは対称に、第２番目のビ
ット線ＢＬ２に沿って、第２の中間導電層３ａがセルパ
ターンＡ’内のワード線ＷＬ１上方からワード線ＷＬ２
に重ならない点対称パターンＡ’内位置まで延びて配置
され、同様に、第４番目のビット線ＢＬ４に沿って、第
２の中間導電層３ｂが基本セルパターンＢ内のワード線
ＷＬ１上方からワード線ＷＬ２に重ならない点対称パタ
ーンＢ内位置まで延びて配置されている。これらの第１
及び第２の中間導電層３ａ，３ｂ，４ａ，４ｂは、第２
層目のポリシリコン層（以下、２ＰＳという）で構成さ
れている。

【００１８】第１の中間導電層２ａ，２ｂそれぞれは、
ビット方向の２つのセル内でビット線とワード線の交点
に設けられたワードトランジスタＱｎ３，Ｑｎ３の２つ
の不純物拡散領域を、それぞれ接続孔ＣＨ１を介して相
互接続している。また、点対称パターン側にビットコン
タクトＢＣ１，ＢＣ３が設けられ、このビットコンタク
トＢＣ１又はＢＣ３と第１の中間導電層２ａ又は２ｂと
によって、ワードトランジスタＱｎ３，Ｑｎ３の２つの
不純物拡散領域が上層のビット線ＢＬ１又はＢＬ３に電
気的に接続されている。同様に、第２の中間導電層３
ａ，３ｂそれぞれは、ビット方向の２つのセル内でビッ
ト線とワード線の交点に設けられたワードトランジスタ
Ｑｎ４，Ｑｎ４の２つの不純物拡散領域を、それぞれ接
続孔ＣＨ２を介して相互接続している。また、セルパタ
ーンＡ’とＢ側にビットコンタクトＢＣ２，ＢＣ４が設
けられ、このビットコンタクトＢＣ２又はＢＣ４と第２
の中間導電層３ａ又は３ｂとによって、ワードトランジ
スタＱｎ４，Ｑｎ４の２つの不純物拡散領域が上層のビ
ット線ＢＬ２又はＢＬ４に電気的に接続されている。

【００１９】図４および図５は、このメモリセルアレイ
１で用いた２種類の基本セルパターンＡ，Ｂの各階層パ
ターンを使用順に重ね合わせた途中の様子を示す平面図
である。図４までは基本セルパターンＡ，Ｂで共通なパ
ターンが用いられ、図５以降で異なるパターンが重ねて
用いられる。なお、以下では、これらの各階層パターン
部分に符号を付して、これを実際に半導体基板上にパタ
ーン転写しデバイスの構成部分を作り込んでいく製造過
程を説明する。

【００２０】図４は、素子分離領域と不純物拡散領域の
形成パターン、第１層目のポリシリコン層加工パター
ン、及び第１層目の層間絶縁層に開孔するコンタクト孔
形成パターンを重ねたものである。

【００２１】まず、素子分離領域の形成パターンを用
い、例えばＬＯＣＯＳ等の素子分離領域８を形成する。
必要に応じてしきい値電圧制御用、チャネルストッパ用
のイオン注入を行った後、全面にゲート絶縁膜を成膜
し、その埋込コンタクトＢＣＨ１，ＢＣＨ２の部分を一
部開口する。また、第１層目のポリシリコン膜又はポリ
サイド膜（以下、１ＰＳという）を全面的に成膜する。
この成膜時または成膜後に１ＰＳに不純物を導入して導
電化した後、第１層目のポリシリコン層加工パターンを
用いて、１ＰＳ及びゲート絶縁膜を連続して加工する。
これにより、ワード線ＷＬ１と、ワードトランジスタＱ
ｎ３と駆動トランジスタＱｎ１の接続点と他の駆動トラ
ンジスタＱｎ２のゲート間を接続し当該他の駆動トラン
ジスタＱｎ２のゲート電極を兼用するポリシリコン層１
０と、ワードトランジスタＱｎ４と駆動トランジスタＱ
ｎ２間の接続線と他の駆動トランジスタＱｎ１のゲート
電極を兼用するポリシリコン層１２とが同時形成され
る。また、１ＰＳ加工時のオーバーエッチングにより埋
込コンタクトＢＣＨ１，ＢＣＨ２部分で基板の表出部分
が削られる。この１ＰＳパターンと前記素子分離領域８
をマスクとして周囲のウェル内表面に例えばｎ型の不純
物を高濃度に導入し、ｎ⁺ 不純物拡散領域６を形成す
る。これにより、ワード線ＷＬ１が素子分離領域８の離
間部分を横切る箇所に２つのワードトランジスタＱｎ
３，Ｑｎ４が形成される。また、ポリシリコン層１２に
よってゲート電極が形成されｎ⁺ 不純物拡散領域６によ
ってワードトランジスタＱｎ３と相互接続された駆動ト
ランジスタＱｎ１と、ポリシリコン層１０によってゲー
ト電極が形成されポリシリコン層１２によってワードト
ランジスタＱｎ４と相互接続された駆動トランジスタＱ
ｎ２とが同時形成される。このとき、ポリシリコン層１
０又は１２とｎ⁺ 不純物拡散領域６との接続は埋込コン
タクトＢＣＨ１〜ＢＣＨ３により達成される。

【００２２】全面に第１の層間絶縁層を成膜し、これに
コンタクト孔形成パターンを用いて、ｎ⁺ 不純物拡散領
域６上に開孔するコンタクト孔ＣＨ１〜ＣＨ４を、図４
に示す所定位置に開孔する。

【００２３】図５は、第２層目のポリシリコン層加工パ
ターン、第２の層間絶縁層の開孔パターン、第３層目の
ポリシリコン層加工パターンを更に重ねたものである。

【００２４】まず、全面に第２層目のポリシリコン膜又
はポリサイド膜（以下、２ＰＳという）を成膜し、この
２ＰＳを、基本セルパターンＡ，Ｂでそれぞれ別に、所
定の第２層目のポリシリコン層加工パターンを用いて加
工する。これにより、図５（ａ）に示す基本セルパター
ンＡでは、コンタクト孔ＣＨ２は覆うがワードトランジ
スタＱｎ４上を覆わない第１の中間導電層２ａと、コン
タクト孔ＣＨ１とワードトランジスタＱｎ３を共に覆う
第２の中間導電層３ａとが同時形成される。また、図５
（ｂ）に示す基本セルパターンＢでは、コンタクト孔Ｃ
Ｈ１は覆うがワードトランジスタＱｎ３上を覆わない第
１の中間導電層２ｂと、コンタクト孔ＣＨ２とワードト
ランジスタＱｎ４を共に覆う第２の中間導電層３ｂとが
同時形成される。さらに、基本セルパターンＡ，Ｂ両方
で、コンタクト孔ＣＨ３，ＣＨ４と駆動トランジスタＱ
ｎ１，Ｑｎ２を共に全面で覆い、例えば接地電位を供給
する共通電位線１４が形成される。

【００２５】つぎに、基本セルパターンＡ，Ｂそれぞれ
に対し、全面に第２の層間絶縁層を成膜し、これを開孔
パターンを用いて開孔する。これにより、埋込コンタク
トＢＣＨ１，ＢＣＨ２がそれぞれ重なるポリシリコン層
１０，１２の幅広部分に、それぞれコンタクトホールＣ
Ｈ５，ＣＨ６が同時形成される。続いて、基本セルパタ
ーンＡ，Ｂそれぞれに対し、全面に第３のポリシリコン
層（３ＰＳ）を成膜し、これを第３層目のポリシリコン
層加工パターンを用いて所定形状に加工する。これによ
り、コンタクトホールＣＨ５上に接続する高抵抗負荷素
子ＨＲ１と、コンタクトホールＣＨ６上に接続する高抵
抗負荷素子ＨＲ２と、両高抵抗負荷素子ＨＲ１，ＨＲ２
の一端を連結し、電源電圧Ｖ_DDを供給する電源電圧線が
同時形成される。

【００２６】さらに、第３の層間絶縁層を全面に成膜
し、この第３の層間絶縁層と下層の第２の層間絶縁層を
貫いてコンタクト孔を開孔し、これを高融点金属材料等
で埋め込む。これにより、ワード線ＷＬ１上に延びた第
２の中間導電層３ａ，３ｂ上方部分にビットコンタクト
ＢＣ２とＢＣ４が同時形成される。その後は、Ａｌ等の
膜を全面に成膜して所定パターンで加工すると、図３に
示す基本セルパターンにおいては、それぞれビットコン
タクトＢＣ２，ＢＣ４上に接続する偶数列のビット線Ｂ
Ｌ２，ＢＬ４と、ビットコンタクトに接続されない奇数
列のビット線ＢＬ１，ＢＬ３とが同時形成される。

【００２７】本実施形態では、パターン設計において、
基本セルパターンＡ，Ｂを２種類用意する必要がある
が、その違いは図５以降の数レイヤのみでありパターン
設計上の負担増加は余りない。基本セルパターンの設計
後は、例えば、基本セルパターンＡの鏡像パターンＡ’
をデータ処理によって一括して作成し、この鏡像パター
ンＡ’と基本セルパターンＢを点対称配置することによ
って図２に示すメモリセルアレイの繰り返し基本単位の
パターン設計が完了する。そして、この設計パターンか
ら起こしたマスクパターンを用いて上述した方法にした
がって、本実施形態の半導体記憶装置（ＳＲＡＭ装置）
を製造することができる。

【００２８】このような４セルパターンを繰り返し基本
単位とする本実施形態におけるメモリセルアレイ１で
は、ビットコンタクトがワード方向（行方向）で互い違
いに配置されているので、ビット線の加工マージンが緩
和されビット線間のスペースを従来より狭くできる。ま
た、ビットコンタクト２セル間で共有されている。した
がって、本実施形態におけるメモリセルアレイ１の配置
パターンを採用することによりセル面積が小さくでき、
これにより省スペースで低コスト、或いは大容量な半導
体記憶装置の実現が可能となる。

【００２９】第２実施形態 本実施形態は、ｐＭＯＳ負荷形のＳＲＡＭセルについて
ものである。図６は、第２実施形態に係るｐＭＯＳ負荷
形のＳＲＡＭセルの回路図である。このｐＭＯＳ負荷形
ＳＲＡＭセルは、先の第１実施形態に係る高抵抗負荷形
（図１）の高抵抗負荷素子ＨＲ１，ＨＲ２に換えて、電
源電圧Ｖ_DDの供給線３０と駆動トランジスタＱｎ１又は
Ｑｎ２との間に、ｐチャネルを有するＭＯＳトランジス
タ（以下、「ｐＭＯＳ」という）である負荷トランジス
タＱｐ１又はＱｐ２が接続されている。この負荷トラン
ジスタＱｐ１，Ｑｐ２と駆動トランジスタＱｎ１，Ｑｎ
２によって、入力が互いに交叉して一方の入力が他方の
出力に接続され他方の入力が一方の出力に接続された２
つのインバータ（フリップフロップ）が構成されてい
る。

【００３０】このインバータの接続点（記憶ノードＮＤ
１，ＮＤ２）に、それぞれワードトランジスタＱｎ３，
Ｑｎ４が接続されていること、ビットコンタクトＢＣ
１，ＢＣ２がビット方向の２セル間で共有され各セルに
ビットコンタクトＢＣ１又はＢＣ２の何れか一方のみ配
置されていることは、第１実施形態と同様である。ま
た、フリップフロップ動作自体は基本的に第１実施形態
と同じであるが、本実施形態の場合、トランジスタＱｎ
１とＱｐ２が同位相で動作し、その逆位相でトランジス
タＱｎ２とＱｐ１が動作する。これにより、電荷を静的
に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が
“Ｌ”であるか“Ｈ”であるかを、それぞれ“０”と
“１”の情報に対応させて、セル内の６つのトランジス
タで情報記憶を行う。

【００３１】図７は、本実施形態に係るＳＲＡＭ装置の
メモリセルアレイの繰り返し配置の基本パターンとし
て、ｐＭＯＳ負荷形ＳＲＡＭセルを４セル配置させた概
略平面図である。このメモリセルアレイ２０も、先の第
１実施形態と同様に、基本的には図８に示す２種類の基
本セルパターンＡ，Ｂにより構成され、ワード方向の一
方のセルに基本セルパターンの鏡像パターンを用い、ビ
ット方向に隣接するセルは当該鏡像パターンと他方の基
本セルパターンそれぞれの点対称パターンとなってい
る。第１実施形態と同様に各セル内にはワード線ＷＬ１
又はＷＬ２がワード方向に配線されているが、本例の場
合、このワード線ＷＬ１，ＷＬ２は第１層目のメタル配
線（以下、１ＭＥＴという）により構成されている。

【００３２】また、第１実施形態と同様に、各セル内に
２本のビット線（本例では、第２層目のメタル配線（以
下、２ＭＥＴという）により構成）が配置され、図７に
おいて第１番目のビット線ＢＬ１に沿って、第１の中間
導電層４ａが点対称パターンＡ内のワード線ＷＬ２上方
からワード線ＷＬ１に重ならない基本セルパターンＡ内
位置まで延びて配置されている。同様に、第３番目のビ
ット線ＢＬ３に沿って、第１の中間導電層４ｂが点対称
パターンＢ’内のワード線ＷＬ２上方からワード線ＷＬ
１に重ならないセルパターンＢ’内位置まで延びて配置
されている。これとは対称に、第２番目のビット線ＢＬ
２に沿って、第２の中間導電層５ａが基本セルパターン
Ａ内のワード線ＷＬ１上方からワード線ＷＬ２に重なら
ない点対称パターンＡ内位置まで延びて配置され、同様
に、第４番目のビット線ＢＬ４に沿って、第２の中間導
電層５ｂがセルパターンＢ’内のワード線ＷＬ１上方か
らワード線ＷＬ２に重ならない点対称パターンＢ’内位
置まで延びて配置されている。

【００３３】この第１及び第２の中間導電層４ａ，４
ｂ，５ａ，５ｂそれぞれは、第１実施形態と同様、ビッ
ト方向の２つのセル内のワードトランジスタＱｎ３とＱ
ｎ３又はＱｎ４とＱｎ４の２つの不純物拡散領域を、そ
れぞれ接続孔ＣＨ１又はＣＨ２を介して相互接続してい
る。また、第１実施形態と同様に、奇数列のビット線に
対しては点対称パターン側にビットコンタクトＢＣ１，
ＢＣ３が設けられ、偶数列のビット線に対しては基本セ
ルパターンと鏡像パターン側にビットコンタクトＢＣ
２，ＢＣ４が設けられ、これらのビットコンタクトと第
１又は第２の中間導電層とを介して、各ビット線がワー
ドトランジスタに電気的に接続されている。

【００３４】図９〜図１１は、このメモリセルアレイ２
０で用いた２種類の基本セルパターンＡ，Ｂの各階層パ
ターンを使用順に重ね合わせた途中の様子を示す平面図
である。図１０までは基本セルパターンＡ，Ｂで共通な
パターンが用いられ、図１１以降で異なるパターンが重
ねて用いられる。なお、以下では、これらの各階層パタ
ーン部分に符号を付して、これを実際に半導体基板上に
パターン転写したデバイスの構成部分を作り込んでいく
製造過程を、本実施形態に特徴的な工程を中心に説明す
る。

【００３５】図９は、素子分離領域と不純物拡散領域の
形成パターン、第１層目のポリシリコン層加工パター
ン、及び第１層目の層間絶縁層に開孔するコンタクト孔
形成パターンを重ねたものである。なお、図９における
コンタクト孔は、第１層目のポリシリコン層を不純物拡
散領域に接続させるためのものであるが、その接続部材
に後述する第２層目のポリシリコン層を用いることか
ら、シェアードコンタクト(Shared Contact)と称され
る。

【００３６】素子分離領域８の形成から、第１層目のポ
リシリコン膜又はポリサイド膜（以下、１ＰＳという）
及びゲート絶縁膜の連続加工、ｎ⁺ 不純物拡散領域６の
形成までは、第１実施形態と同様である。但し、本例で
形成されるポリシリコン層２２，２４には必要に応じて
ｐ型不純物とｎ型不純物を部分的に導入されるほか、ｎ
⁺ 不純物拡散領域６の形成時に図示しないマスクパター
ンを用いてｐＭＯＳ側をマスキングしておき、続いて、
逆にｎＭＯＳ側をマスキングするパターン（不図示）を
用いて、ｐＭＯＳ側にｐ⁺ 不純物拡散領域７を選択的に
形成する。これにより、ワードトランジスタＱｎ３，Ｑ
ｎ４及び駆動トランジスタＱｎ１，Ｑｎ２のほかに、負
荷用トランジスタＱｐ１，Ｑｐ２が形成される。次い
で、全面に第１の層間絶縁層を成膜し、これにシェアー
ドコンタクト形成パターンを用いて、ポリシリコン層２
２又は２４に一部重なるシェアードコンタクトＳＣＨ１
〜ＳＣＨ４をぞれぞれ図９示す所定位置に開孔する。

【００３７】図１０は、第２層目のポリシリコン層加工
パターン、第１の層間絶縁層の開孔パターンを重ねたも
のである。

【００３８】まず、全面に第１層目のポリシリコン膜又
はポリサイド膜（以下、２ＰＳという）を成膜し、この
２ＰＳをシェアードコンタクトＳＣＨ１〜ＳＣＨ４上を
覆うようにパターニングする。これにより、２ＰＳによ
って１ＰＳと不純物拡散領域６又は７とが接続されたシ
ェアードコンタクト構造が形成される。つぎに、全面に
第１の層間絶縁層を成膜し、第１の層間絶縁層の開孔パ
ターンを用いて、不純物拡散領域６又は７上に開孔する
コンタクト孔ＣＨ１〜ＣＨ６を開孔する。

【００３９】図１１は、第１層目のメタル加工パター
ン、第２層目の層間絶縁層の開孔パターンを重ねたもの
である。

【００４０】まず、全面に例えばＡｌ等の第１層メタル
配線（１ＭＥＴ）を成膜し、この１ＭＥＴを、基本セル
パターンＡ，Ｂでそれぞれ別に、所定の第１層目のメタ
ル加工パターンを用いて加工する。これにより、図１１
（ａ）に示す基本セルパターンＡでは、コンタクト孔Ｃ
Ｈ１は覆うがワードトランジスタＱｎ４上を覆わない第
１の中間導電層４ａと、コンタクト孔ＣＨ２とワードト
ランジスタＱｎ３を共に覆う第２の中間導電層５ａとが
同時形成される。また、図１１（ｂ）に示す基本セルパ
ターンＢでは、コンタクト孔ＣＨ２は覆うがワードトラ
ンジスタＱｎ３上を覆わない第１の中間導電層４ｂと、
コンタクト孔ＣＨ１とワードトランジスタＱｎ４を共に
覆う第２の中間導電層５ｂとが同時形成される。さら
に、基本セルパターンＡ，Ｂ両方で、コンタクト孔ＣＨ
３，ＣＨ４と駆動トランジスタＱｎ１，Ｑｎ２を共に全
面で覆い例えば接地電位を供給する共通電位線２８と、
コンタクト孔ＣＨ５，ＣＨ６と負荷トランジスタＱｐ
１，Ｑｐ２を共に全面で覆い例えば電源電圧Ｖ_DDを供給
する電源電圧供給線３０とが同時形成される。

【００４１】つぎに、基本セルパターンＡ，Ｂそれぞれ
に対し、全面に第２の層間絶縁層を成膜し、これを開孔
パターンを用いて開孔し、開孔部を必要に応じて高融点
金属材料等で埋め込むことにより、ワード線ＷＬ１上に
延びた第２の中間導電層５ａ，５ｂ上方部分にビットコ
ンタクトＢＣ２とＢＣ４が同時形成される。その後は、
Ａｌ等の第２層メタル配線（２ＭＥＴ）を全面に成膜し
て所定パターンで加工すると、図８に示す基本セルパタ
ーンにおいては、それぞれビットコンタクトＢＣ２，Ｂ
Ｃ４上に接続する偶数列のビット線ＢＬ２，ＢＬ４と、
ビットコンタクトに接続されない奇数列のビット線ＢＬ
１，ＢＬ３とが同時形成される。

【００４２】本実施形態では、第１実施形態と同様、パ
ターン設計において基本セルパターンＡ，Ｂを２種類用
意する必要があるが、その違いは図１１以降の数レイヤ
のみでありパターン設計上の負担増加は余りない。ま
た、第１実施形態と同様に、鏡像パターン作成（データ
処理）と図７に示すパターン配置とを行い、この繰り返
し基本パターンに基づいてマスクパターンを作製し、上
述した方法にしたがって本実施形態のＳＲＡＭ装置を製
造する。

【００４３】この本実施形態におけるメモリセルアレイ
１の配置パターンでは、第１実施形態と同様な効果を奏
する。すなわち、ビットコンタクトがワード方向（行方
向）で互い違いに配置されているので、ビット線の加工
マージンが緩和されビット線間のスペースを従来より狭
くでき、またビットコンタクトが２セル間で共有されて
いることからセル面積が小さくでき、これにより省スペ
ースで低コスト、或いは大容量なフルＣＭＯＳタイプの
ＳＲＡＭ装置の実現が可能となる。

【００４４】

【発明の効果】本発明に係る半導体記憶装置によれば、
行方向にビットコンタクトが重ならないように互い違い
に配置されていることから、ビット線の加工マージンが
広くなってビット線間スペースを狭くする余地が生じ、
この結果、セル面積を縮小化した半導体記憶装置を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る高抵抗負荷形ＳＲ
ＡＭセルの回路図である。

【図２】本発明の第１実施形態に係るＳＲＡＭ装置のメ
モリセルアレイの繰り返し配置の基本パターンとして、
高抵抗負荷形ＳＲＡＭセルを４セル配置させた概略平面
図である。

【図３】図２のメモリセルアレイを構成する２種類の基
本セルパターンを示す平面図である。

【図４】基本セルパターンで共通なパターンとして、素
子分離領域と不純物拡散領域の形成パターンから第１層
目の層間絶縁層に開孔するコンタクト孔形成パターンま
でを重ね合わせたときの平面図である。

【図５】図４に対し、基本セルパターン間で異なるパタ
ーンとして、第２層目のポリシリコン層加工パターンか
ら第３層目のポリシリコン層加工パターンまでを重ねた
ときの基本セルごとの平面図である。

【図６】本発明の第２実施形態に係るｐＭＯＳ負荷形Ｓ
ＲＡＭセルの回路図である。

【図７】本発明の第２実施形態に係るＳＲＡＭ装置のメ
モリセルアレイの繰り返し配置の基本パターンとして、
ｐＭＯＳ負荷形ＳＲＡＭセルを４セル配置させた概略平
面図である。

【図８】図７のメモリセルアレイを構成する２種類の基
本セルパターンを示す平面図である。

【図９】基本セルパターンで共通なパターンとして、素
子分離領域と不純物拡散領域の形成パターンから第１層
目の層間絶縁層に開孔するコンタクト孔形成パターンま
でを重ね合わせたときの平面図である。

【図１０】図９に対し、基本セルパターン間で共通なパ
ターンとして、第２層目のポリシリコン層加工パターン
と第１の層間絶縁層の開孔パターンを更に重ねたときの
平面図である。

【図１１】図１０に対し、基本セルパターン間で異なる
パターンとして、第１層目のメタル加工パターンと第２
層目の層間絶縁層の開孔パターンを重ねたときの基本セ
ルごとの平面図である。

【図１２】従来の高抵抗負荷形ＳＲＡＭセルの平面図で
ある。

【図１３】従来のｐＭＯＳ負荷形ＳＲＡＭセルの平面図
である。

【符号の説明】

１，２０…メモリセルアレイ、２ａ，２ｂ，４ａ，４ｂ
…第１の中間導電層、３ａ，３ｂ，５ａ，５ｂ…第１の
中間導電層、６…ｎ⁺ 不純物拡散領域、７…ｐ⁺ 不純物
拡散領域、８…素子分離領域、１０，１２，２２，２４
…ポリシリコン層、１４，２８…共通電位線、３０…電
源電圧供給線、Ｑｎ１，Ｑｎ２…駆動トランジスタ、Ｑ
ｎ３，Ｑｎ４…ワードトランジスタ、Ｑｐ１，Ｑｐ２…
負荷トランジスタ、ＨＲ１，ＨＲ２…高抵抗負荷素子、
ＢＬ１等…ビット線、ＷＬ１等…ワード線、ＢＣ１等…
ビットコンタクト、ＢＣＨ１等…埋込コンタクト、ＳＣ
Ｈ１等…シェアードコンタクト、ＣＨ１等…コンタクト
孔、ＮＤ１等…記憶ノード。

Claims (5)

【特許請求の範囲】
1. 【請求項１】メモリセルアレイを構成する各メモリセル
   内で、第１のトランジスタの不純物拡散領域に電気的に
   接続された奇数列のビット線と、第２のトランジスタの
   不純物拡散領域に電気的に接続された偶数列のビット線
   が、ともに列方向に配線されている半導体記憶装置であ
   って、 メモリセルアレイ内で、前記奇数列のビット線を前記第
   １トランジスタの不純物拡散領域に電気的に接続するた
   めの奇数列ビットコンタクトと前記偶数列のビット線を
   前記第２トランジスタの不純物拡散領域に電気的に接続
   するための偶数列ビットコンタクトが、行方向で重なら
   ないように互い違いに配置されている半導体記憶装置。
2. 【請求項２】前記奇数列および偶数列のビットコンタク
   トは、列方向に隣接する２つのメモリセル間で共有さ
   れ、かつ、各メモリセルごとに、当該奇数列および偶数
   列のビットコンタクトの何れか一方のみが配置されてい
   る請求項１に記載の半導体記憶装置。
3. 【請求項３】前記メモリセルアレイは、行方向に２個、
   列方向に２個の４つのメモリセルを単位として行列状に
   繰り返し配置して全体が構成され、 前記４つのメモリセルのうち行方向に隣接する２つのメ
   モリセルは、前記第１及び第２のトランジスタを含む素
   子配置が隣接辺を中心とする線対称に配置される一方
   で、行方向に隣接する２つのメモリセルともにビットコ
   ンタクトが奇数列ビット線又は偶数列ビット線の一方側
   のみ配置されている２種類の異なるセルパターンで構成
   され、 前記４つのメモリセルのうち列方向に隣接する２つのメ
   モリセルは、点対称な配置の同一セルパターンから構成
   されている請求項２に記載の半導体記憶装置。
4. 【請求項４】前記列方向に隣接する２つのメモリセル間
   に、それぞれのセル内で前記第１トランジスタの不純物
   拡散領域にコンタクト孔を介して接続された第１の中間
   導電層と、それぞれのセル内で前記第２トランジスタの
   不純物拡散領域にコンタクト孔を介して接続された第２
   の中間導電層とが、それぞれセル境界を含む領域に前記
   ２つのメモリセル間で共通に配置され、 前記第１の中間導電層を上層の前記奇数列ビット線に接
   続する前記奇数列ビットコンタクトが、一方のメモリセ
   ル内の第１の中間導電層部分に配置され、前記第２の中
   間導電層を上層の前記偶数列ビット線に接続する前記偶
   数列ビットコンタクトが、他方のメモリセル内の第２の
   中間導電層部分に配置されている請求項２に記載の半導
   体記憶装置。
5. 【請求項５】前記メモリセルごとに、２つの記憶ノード
   を異なる電圧レベルで保持するフリップフロップ回路を
   有し、 前記第１又は第２のトランジスタは、前記フリップフロ
   ップ回路の一方の記憶ノードと前記奇数列ビット線間、
   又は他方の記憶ノードと前記偶数列ビット線間に接続さ
   れ、ワード線への印加電圧に応じて記憶ノードとビット
   線間の導通と非導通を制御するワードトランジスタであ
   る請求項１に記載の半導体記憶装置。