TW444381B - Semiconductor device - Google Patents

Description

4443 81 案號 89100975 曰

SuL·, 五、發明說明（]) ![發明所屬之技術領域] 本發明有關於半導體 f記憶單元陣列區域和其 f [先前技術] 在具有SRAM等之習知 中’具有多個記憶單元 ^憶單元中之指定數目之 羡备置成插入有打釘配線。 粗’用來強化電源電位 源供給用之電源配線， 配線形成在只用來形成 [發明所欲解決之問題] 修 i£. 本 有 無 > i 裝置，尤其有關於具有記憶單元之 周邊區域之布置圖型。 之半導體裝置記憶單元陣列構造 被配置成矩陣狀。另外，在多個記 s己憶单元，以每個1根之比例，酉己 打釘配線是經由使其幅度成為較 或接地電位（GND)之供給能力之電 通常以鋁、銅等之金屬形成。打釘 打釘配線之特別設置之打釘區域。 在打釘區域’因為位於打釘配線之正下方之區域不形成 電晶體等之元件，所以在形成有多個記憶單元之記憶單元 陣列區域和打釘區域之間，在記憶單元形成用遮罩圖型會 產生疏密差。亦即，在上述之記憶單元形成用遮罩圖型 中，對於記憶單元陣列區域之囷型幅度，在完全未形成有 記憶單元之打釘區域之圖型幅度變成相當疏密。 在此種疏密差顯著出現之遮罩囷型，當使用光罩進行曝 光工程藉以對抗蝕劑進行囷型製作之情況時，由於光之繞 射干涉等之各種現象會發生照射不均，在圖型境界會造成 模糊，不能進行精確度良好之圖型製作，所以會有記憶單 元之圖型製作控制效率不良之問題。 另外’在S己憶單7L阵列區域和其外周之間’因為通常在

2001.02 02. 〇9· 005 第5頁胗正頁 4443 81 五、發明說明（2) 記憶單元，成用遮罩圖型會產生疏密差，所以如上所述， 會有s己憶單元之圖型製作控制效率不良之問題。 —本發明用來解決上述之問題，其目的是獲得具有記憶單 元之圖型製作控制效率良好之布置構造之半導體裝置。 [解決問題之手段] 本發明之申請專利範圍第1項所記載之半導體裝置，係 , ，備有：半導體基板；記憶單元陣列區域，形成在上述之 半導體基板上’具有記憶單元被配置成陣列狀；和記憶草 7L陣列鄰，區域，被配置在上述之半導體基板上形成與上 述之記憶單元陣列區域鄰接，具有虛擬單元；上述之記憔 單兀陣列鄰接區域之上述虛擬單元之至少—部份之圖蜇， 在上述記憶單元陣列區域和上述記憶單元陣列鄰接區威I 境界線之近傍區域，對於該境界線，與上述記憶單元之炱 少一部份之圖型形成線對稱之關係。 另外，申請專利範圍第2項之發明是在申請專利範圍第1 項之半導體裝置中，使上述之虛擬單元包含有正像和鏡 像’以與上述之記憶單元相同之圖型形成。 另外，申請專利範圍第3項之發明是在申請專利範圍第1 或2項之半導體裝置中，使上述之虛擬單元包含有基板電〆 位設定部，可以用來將上述半導體基板之基板電位設定在f 固定電位。 另外，申請專利範圍第4項之發明是在申請專利範圍第} 項之半導體裝置令’使上述之記憶單元陣列鄰接區域形成 包圍上述之記憶單元陣列區域之外周。 ，

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本發明之申請專利範圍第5項所記 具備有：半導體基板；記憶單元 丰導體裝置，係 半導體基板上，具有記憶單皁元\陣二= 線區域，㈣置在上述之半導m =狀；和電源配 單元陣列區域鄰接，設有電源二電洩^述之記憶 上述之電源配線區域具有圖型配線·’ 圖型尺寸相同之虛擬單元。以尺寸與上34之記憶單元之 另外’申請專利範圍第6項之發 ^半導體裝置中，使上述之虛擬月二在之 境界線之近傍區域，對於上述之境界線，= 元之至少一部❻之圖型形成線對稱之關得、。 隐单 員之丰導體裝置中，使上述之虛擬 鏡像，以與上述之記憶單元相同之圖型形成L。3有正像和 二V ?奢專利範圍第8項之發明是在申請專利範圍第5 Γ含有基之二V項之半導體裝置中’使上述之虛擬單元 匕含有基板電位設定部，形成與上述之電源配線電連接， 來將上述半導趙基板之基板電位設定在上述電 踩（電位。 另外，申請專利範圍第9項之發明是在申請專利範 項之半導體裝置中，使上述之記憶單元陣列區域包含 個之記憶單元陣列區域，上述之電源區域包含有多個之 源區域，上述之多個記憶單元陣列區域和上述之多個電源

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:，4 443 81 __案號.89100975 — 免年〉月丨3曰----- 五、發明說明（4) 區域形成每1個單位交替的鄰接。 另外，申請專利範圍第1 0項是在申請專利範圍第5項之 半導體裝置中，使上述之電源配線包含有電源電供給用之 第1電源配線和接地電位供給用之第2電源配線。 另外，申請專利範圍第1 1項之發明是在申請專利範圍第 1 〇項之半導體裝置中，使上述之記憶單元陣列區域具有用 以構成上述之記憶單元之記憶單元用配線；和上述之第1 和第2電源配線之形成幅度被設定成分別比上述之記憶單 元用配線寬。 [發明之實施形態] 《實施形態1》 <全體構造> 圓1是說明圖，用來說明本發明之實施形態1之半導體裝 置（包含SRAM之裝置）之布置之全體構造。在該圖中，於圖 中未顯示之p型基板上配置有多個記憶單元陣列區域1、多 個打釘區域2各多個外周用虛擬單元區域3。另外，記憶單 元陣列區域1和打釘區域2被配置成交替的鄰接，亦即配置 成在6己愧單元區域1，1之間·一定插入有打釘區域2。另外’ 在未形成有打釘區域2之記憶單元陣列區域1之外周區域， 配置鄰接記愧單元陣列區域1之外周用虛擬單元區域3。 在該多個記憶單元區域1之各個，配置有形成陣列狀之 多個記憶單元MC。 該外周用虛擬單元區域3之構成包含有被配置成依列方 向（囷1中之橫方向）鄰接之第1部份虛擬單元區域3A、和被

^443 81 五、發明說明（5) 配置成依行方向（圖2中之縱方向）鄰接之第2部份虛擬單元 區域3B。 <記憶單元區域之布置> 圖2是俯視圖，用來表示與記憶單元陣列區域I内之〗個 記憶單元單位對應之布置圖型實例。 如該圖所示，在P型基板9内選擇性的形成11阱區域、η 型活性區域11〜14各ρ型活性區域22,23、在η阱區域10内 選擇性的形成η型活性區域1 5和ρ型活性區域21。 在η型活性區域11上選擇性的形成聚矽區域31〜34，在η 型活性區域1 2上選擇性的形成聚矽區域35和36 ’在ρ型活 性區域21上選擇性的形成聚矽區域3 5和3 7在η型活性區域 13上選擇性的形成聚矽區域37和38，在η型活性區域14上 選擇性的形成多晶梦區域39<〜'42。 另外，多晶矽區域形成在活性區域之上層部，因為在聚 矽區域形成後進行將不純物導入到活性區域，所以聚矽區 域正下方之活性區域之導電型與其他區域之導電型成為相 反。例如，多晶矽區域3 1之正下方之η型活性區域1 1之導 電型為Ρ型（Ρ型基板9之導電型），而聚矽區域35之正下方 之Ρ型活性區域2 1之導電型為η型（η阱區域1 〇之導電型）。 由π脾區域1〇、η型活性區域11〜15、p型活性區域21 ~ 2 3和聚矽區域3 1〜4 2形成之區域用來構成1個單位之記憶 單元，成為元件構造要素之布置。 另外’在η阱區域1 0上，以鋁線等之金屬配線區域51〜 6 〇 (以下簡寫為「鋁配線區域」）選擇性的形成第1層。鋁

89100975.ptd 第9頁 4443 81 五、發明說明（6) 配線5 1經由接觸孔洞71電連接到一方之鄰接區域，該鄰接 區域朝向一方之方向（圖2中之上方）鄰接^型活性區域11内 之聚矽區域3 1 ’並且’經由接觸孔洞7 5電連接到一方之鄰 接區域’該鄰接區域鄰接η型活性區域1 2内之聚矽區域 35 ’另外經由接觸孔洞73形成與ρ型活性區域22電連接。 鋁配線區域5 2經由接觸孔洞7 6電連接到下方之鄰接區域 (亦即’聚矽區域3 3之一方之鄰接區域），該下方鄰接區域 在另外一方之方向（圖2之下方）鄰接η型活性區域11内之聚 矽區域32 ’並且，經由接觸孔洞77和78形成與另外一方之 鄰接區域電連接，該另外一方之鄰接區域鄰接η型活性區 域1 2内之聚矽區域3 5，經由接觸孔洞8 5形成與ρ型活性區 域21内之多晶矽區域35之一方之鄰接區域電連接，經由接 觸孔洞87形成與聚矽區域37電連接。 鋁配線區域53經由接觸孔洞82形成與η型活性區域1 1内 之聚矽區域3 4之另外一方之鄰接區域電連接。鋁配線區域 54經由接觸孔洞83形成與η型活性區域12内之聚矽區域36 之另外一方之鄰接區域電連接。鋁配線區域5 5經由接觸孔 洞84形成與η型活性區域15電連接。鋁配線區域56經由接 觸孔洞86形成與ρ型活性區域21内之多晶矽區域35之另外 一方之鄰接區域（亦即，多晶矽區域37之一方之鄰接區域） 電連接。 鋁配線區域57經由接觸孔洞88形成與ρ型活性區域21内 之多晶矽區域37之另外一方之鄰接區域電連接，經由接觸 孔洞11 6形成與多晶矽區域3 5電連接’經由接觸孔洞9 1和

89100975.ptd 第10頁 々 4443 8 1 五、發明說明（7) 9 2形成與n型活性區域1 3内之多晶矽區域3 8之另外一方之 鄰接區域（亦即’多晶矽區域37之一方之鄰接區域）電連 接’並且’經由接觸孔洞98形成與η型活性區域1 4内之多 晶矽區域40之另外一方之鄰接區域（亦即，多晶矽區域41 之一方之鄰接區域）電連接。 紹配線區域5 8經由接觸孔洞8 9形成與η型活性區域1 3内 之多晶矽區域3 8之一方之鄰接區域電連接《鋁配線區域5 9 經由接觸孔洞9 7形成與η型活性區域1 4内之多晶；Β夕區域3 9 之一方之鄰接區域電連接。 鋁配線區域6 0經由接觸孔洞9 3形成與η型活性區域1 3内 之多晶石夕區域3 7之另外一方之鄰接區域電連接，經由接觸 孔洞94形成與ρ型活性區域32電連接，並且，經由接觸孔 洞1 0 1形成與η型活性區域1 4内之多晶矽區域4 2之另外一方 之鄰接區域電連接。 另外，接觸孔洞 72、74、79、81、80、90、95、99、 100和96之設置用來使多晶矽區域31、32、33、34、36、 38、39、40、41和42分別與圖中未顯示之配線區域形成電 連接。 圖2所不之1個記憶單元单位之基本圖型包含正像和鏡像 圖型，以與圖2所示之圖型相同之圖型之元件構成要素之 布置，在記憶單元陣列區域1内被配置成陣列狀。 圖3是電路圖，用來表示圖2之布置構造之記憶單元之等 值電路。圖2所示之記憶單元由2個寫入埠口和1個之讀出 埠口構成3埠口構造》

ΙΜΙΙ I 89100975.ptd 第11頁 4443 8 1 五、發明說明（8) 如該圖所示，NMOS電晶體Q1之吸極連接到讀出位元線 RBL，閘極連接到讀出字線RWL ’源極連接到節點N1。 NMOS電晶體Q2之吸極連接到節點N1，閘極連接到寫入字 線WWL1，源極連接到NMOS電晶體Q3之吸極。NMOS電晶體Q3 之閘極連接到寫入位元線WBL1，源極接地。 NMOS電晶體Q4之吸極連接到節點Ν1，閘極連接到寫入字 線WWL2 ’源極連接到NMOS電晶體Q5之吸極。NMOS電晶體Q5 之閘極連接到寫入位元線WBL2，源極接地。 CMOS反相器G1之輸入部連接到節點N1，輸出部連接到節 點N2。CMOS反相器G2之輸入部連接到節點N2，輸出部連接 到節點N1。因此，經由使CMOS反相器G1和G2互相形成迴路 連接’可以用來記憶資訊。 NMOS電晶體Q6之吸極連接到反相讀出位元線RBL，閘極 連接到讀出字線RWL，源極連接到節點N2。 NMOS電晶體Q7之吸極連接到節點N2，閘極連接到寫入字 線WWL2，源極連接到NMOS電晶體Q8之吸極。NMOS電晶體Q8 之閘極連接到反相寫入位元線WBL2，源極接地。 NMOS電晶體Q9之吸極連接到節點N2，閘極連接到寫入字 線WWL1 ’源極連接到NMOS電晶體Q1 0之吸極^ NMOS電晶體 Q10之閘極連接到反相寫入位元線WBL1，源極接地。 下面將說明與囷3之NMOS電晶體Q1〜Q10及CMOS反相器 G1，G2對應之圖2之布置部份。 NMOS電晶體Q1相當於由多晶矽區域36和鄰接該多晶矽區 域36之一方和另外一方之n型活性區域12所構成之NMOS電

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晶體。亦即，相當於以多晶矽區域3 6作為閘極電極，以鄰 接閘極電極之η型活性區域丨2作為吸極/源極區域之M〇s電 晶體。另外，鋁配線區域54具有作為讀出位元線RBL之功 能。 NMOS電晶 域3 2之一方 晶體，NMOS 矽區域3 1之 NMOS電晶體 能β NMOS電晶 3 3之一方和 體，NMOS電 域34之一方 晶體。另外 NMOS電晶 域38之一方 晶體，銘配 能，讀出字 NMOS電晶 域41之一方 晶體，NMOS 矽區域4 2之 NMOS電晶體 體Q2相當於由多晶矽區域32和鄰接該多晶矽區 和另外一方之n型活性區域丨丨所構成之⑽⑽電 =晶體Q3相當於由多晶矽區域31和鄰接該多晶 一方和另外一方之η型活性區域1 1所構成之 另外，鋁配線區域5〗具有作為接地線之功 體Q4相當於由多晶⑦區域33和鄰接該聚砂區域 另外一方之η型活性區域丨i所構成之⑽⑽電晶 晶體Q5相當於由多晶碎區域34和鄰接該聚石夕區 或另外一方之n型活性區域〗丨所構成之⑽⑽電 ,鋁配線53具有作為接地線之功能》 fQ6相备於由多晶矽區域38和鄰接該多晶矽區 二S ί 一方之η型活性區域13所構成2NM0S電 ，品、58具有作為反相讀出位元線RBl之功 線RWL電連㈣多W區域38。 f Q相當於由多晶矽區域4 1和鄰接該多晶矽區 i口 ^ Ϊ 一方之n型活性區域1 4所構成之NMOS電 相當於由多晶矽區域42和鄰接該多晶 另外一方之η型活性區域1 4所構成之 。外，鋁配線區域60具有作為接地線之功

89100975.ptd 第13頁 4443 8 1 五、發明說明（ίο) 能。 NMOS電晶體Q9相當於由多晶矽區域40和鄰接該多晶矽區 域40之一方和另外一方之η型活性區域14所構成之NMOS電 晶體，NMOS電晶體Q10相當於由多晶矽區域39和鄰接該多 晶矽區域3 9之一方和另外一方之η型活性區域1 4所構成之 NMOS電晶體β另外，鋁配線區域59具有作為接地線之功 CMOS反相器G1相當於組合有：NMOS電晶體，由多晶石夕區 域37和鄰接該多晶石夕區域37之一方和另外一方之η型活性 區域13構成，PM0S電晶體’由多晶♦區域37和鄰接該多晶 矽區域3 7之一方和另外一方之ρ型活性區域21構成；和鋁 配線區域’用來使上述之PM0S電晶體之吸極和上述之nm〇S 電晶體之吸極產生電連接。另外，鋁配線區域5 7亦兼任節 點Ν 2之工作。 CMOS反相器G2相當於組合有：NM0S電晶體，由多晶矽區 域3 5和鄰接該多晶矽區域3 5之一方和另外一方之η型活性 區域1 2構成；PM0S電晶體，由多晶矽區域35和鄰接該多晶 矽區域3 5之一方和另外一方之ρ型活性區域2 1構成；和鋁 配線區域52，用來使上述之PM0S電晶體之吸極和上述之 NM0S電晶體之吸極產生電連接。另外，鋁配線區域52亦兼 任節點Ν1之工作。 圖2中未顯示者，經由使讀出字線RWL電連接到多晶矽區 域36和38，使寫入字線WWL電連接到多晶矽區域32和40， 使寫入位元線tfBLl電連接到多晶矽區域3 1，使反相寫入位

第14頁 444381 五、發明說明（π) 元線WBL1電連接到多晶矽區域39，使寫入字線WWL2電連接 到多晶矽區域33和41，使寫入位元線WBL2電連接到多晶矽 區域34，並且，使反相寫入位元線WBL2電連接到多晶矽區 域42 ’可以形成與圖3之等值電路相同之構造。 <打釘區域之布置> 圖4是俯視圖，用來表示與形成在打釘區域2之1個記憶 單元單位相當之虛擬單元之布置構造。 另外，由形成在p型基板9上之η阱區域1〇、η型活性區域 11〜15、ρ型活性區域21〜23和多晶矽區域31-42構成之虛 擬單元之布置構造，因為與圖2所示之記憶單元陣列區域i 之1個記憶單元單位之記憶單元（包含正像和鏡像）之布置 構造具有相同之形狀，所以附加相同之符號。 銘配線區域6 1形成在η型活性區域11、η型活性區域1 2和 Ρ型活性區域2 2之大部份之區域上，經由接觸孔洞11 1形成 與π型活性區域1 1電連接’並且，經由接觸孔洞1 1 2形成與 Ρ型活性區域22電連接。 銘配線區域62形成在包含η拼區域10之區域上，經由接 觸孔洞11 3形成與η型活性區域1 5電連接。 銘配線區域6 3形成在η型活性區域1 3、η型活性區域1 4和 Ρ型活性區域23之大部份之區域上，經由接觸孔洞114形成 與Ρ型活性區域2 3電連接’並且，經由接觸孔洞11 5形成與 η型活性區域14電連接。 ” 銘配線區域61〜63形成在第1層，銘配線區域η和63具 有作為接地電位GND設定用打釘配線之功能，鋁配線區域

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第15頁 4443 81 五、發明說明（12) 6 2具有作為電源電位設定用打釘配線之功能。另外，圖4 中未顯示者，鋁配線區域6 2，利用用以使第1層和第2層 (第1層之上層）產生電連接之通孔（through ho 1 e )，連接 到從鋁配線區域6 1之左邊緣到鋁配線區域6 3之右邊緣變粗 之第2層之另一鋁配線。 因此，利用鋁配線區域61和63用來進行p塑活性區域22, 2 3之GND電位之固定，藉以實現p型基板9之基板電位之固 定，利用鋁配線區域61和6 3用來進行η型活性區域11，1 4之 GND電位之固定’藉以實現與電晶體之吸極/源極區域相當 之區域之電位固定’利用鋁配線區域62用來進行^型活性 區域15之電源電位之固定’藉以實現^阱區域1〇之電位固 定。 與園4所示之】個記憶單元單位相當之虛擬單元之基本圖 型包含有正像和鏡像圖型’具有與圖4所示之形狀相同圖 型之虛擬單元區域在行方向鄰接的形成在打釘區域2内。 〈外周用虛擬單元區域之布置> 。。圖5是俯視圖，用來表示與形成在圖1所示之外周用虛擬 :广區域3之1個記憶單元單位相當之區域之布置構造（之

田形成1在!）型基板9上之η阱區域1〇、^型活性β 覃5 :虛：單元區域21〜23和多晶石夕區域31〜42構W =擬單疋之布置構造，因為與圖2所示之記憶列 置構造具有相同之形狀’所以附加相同之符號。

89100975.ptd 第16頁 4443 81 五、發明說明（13) 鋁配線區域6 5經由接觸孔洞1 2 1形成與p型活性區域2 2電 連接。鋁配線區域6 6經由接觸孔洞1 2 2形成與η型活性區域 1 5電連接。鋁配線區域6 7經由接觸孔洞1 2 3形成與ρ型活性 區域23電連接。 另外，鋁配線區域65〜67形成在第1層作為接地電位gNd 設定用。因此’利用鋁配線6 5和6 7用來進行ρ型活性區域 22和23之接地電位GND之固定，藉以實現ρ型基板9之基板 電位之固定’利用紹配線區域6 6用來進行η型活性區域1 5 之接地電位GND之固定，藉以實現η阱區域1〇之電位固定。 單 2) 圖6是俯視圖’用來表示與形成在圖1所示之外周用虛擬 一 元區域3之1個記憶單元單位相當之區域之布置構造（之 另外，形成在Ρ型基板9上之η阱區域1〇、^型活性區域u 〜15、p型活性區域21〜23和多晶矽區域31〜42構成之虛 擬單元之布置構造，因為與圖2所示之記憶單元陣列區域J 之1個記憶單元單位之§己憶單元（包含正像和鏡像）之布置 構造具有相同之形狀，所以附加相同之符號。 銘配線區域6 8經由接觸孔洞1 31形成與ρ型活性區域2 1電 連接，並且，經由接觸孔洞132形成與多晶矽區域36電連 接。 鋁配線區域69經由接觸孔洞133形成與η型活性區域丨5電 連接。銘配線區域7 0經由接觸孔洞1 3 4形成與ρ型活性區域 2 3電連接。

另外，鋁配線區域68〜70形成在第1層作為接地電位GND

明100975.ptd 第17頁 4443 81 五、發明說明（14) 設定用。因此，利用鋁配線區域6 8和7 0用來進行p型活性 區域22和23之接地電位GND之固定，藉以實現P型基板9之 基板電位之固定，利用鋁配線區域6 9用來進行η型活性區 域15之接地電位GND之固定，藉以實現η阱區域1〇之電位固 定，利用鋁配線區域68用來進行多晶矽區域36之接地電位 GND之固定，藉以實現與M〇s電晶體之閘極電極相當之區域 之電位固定。 與圖5和圖6所示之1個記憶單元單位相當之虛擬單元之 基本圖型包含有正像和鏡像圖型，具有與圖5和圖6所示形 狀相同之虛擬單元區域分別形成在行方向和列方向鄰接之 外周用虛擬單元區域3之第1和第2部份虛擬單元區域3Α和 <部份布置> 圖7〜圖10是俯視圖，用來表示包含有記憶單元陣列區 域1、打釘區域2和外周虛擬單元區域3之部份布置 Γ〜二:0所示之部份布置區域，例如與圖1之部份區城相 乂圏7〜圖10之各個位置關係成為如圖11所示之 如圖7〜圖10所示

叫υ Γ |小 5G遇平70陣列區域1和打釭冋祕2分 別經由境界線BC2、境界線BC3 丁 T I 知抓S田各 吓伐0已憶單7G陣列區城1 和外周用虛擬單元區域3(第2部份 界線BC1鄰接。 丨伤虛擬早兀區域3B)經由境 記憶單元陣列區域1之1個記 件構成要素（活性區域1 0〜1 5 憶單元單位之記愧單元之元 21〜23和多晶矽區域31〜

1 4443 8 五、發明說明（15) 42)之布置之圖型和外周用虛擬 型’同樣包含正像和鏡像，而：區域3之虛擬單元之圖 呈現線對稱之關係。 兩者之圖型對境界線BC1 另外’記憶單元陣列區域1 元之圖型和打釘區域2之虛擬固:己憶皁元單位之記憶單 正像和鏡像，％且兩者之圖型單對^區域之圖型，同樣包含 關係。 ^•對境界線BC2呈現線對稱之 <效果> 實施形態1之半導體裝置是在記 _ 之圖型尺寸比記憶單元陣列區域ι :早凡形成用遮罩圖型 記憶單元陣列區域丨内之呓恃，之打釘區域2，形成與 中包含有正像和鏡像°己隐單几相同形狀之虛擬單元其 因此，在記憶單元陣列區域丨和 寸完全不會產“密差’變成為使用全型尺 之記憶單元形成用遮罩圖型，用 ，圖型尺寸 體裝置。 製1®實施形態1之半導 利用此種完全不會產生疏密差之 ^ 1罩之曝光工程周來對抗蝕劑進行圖型裝作時二：使用 有模•，可以進行精確度良好之圖型^圈 製作之控制效率，其結果是可以提高裝置之if之圖裂 另外，對於記憶單元陣列區域】和打釘區域2之 以與記憶單元陣列區域!之記憶單元之圖型成為線界線， 型之方式，經由在打釘區域2形成虛擬單&，可以在稱圈

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五、發明說明（16) 陣2區域1和打釘區域2之境界近傍區域完全不 圖聖尺寸之疏密差，m以可以更進一層的提高記饶：產土 列區域1之記憶單元之圖塑製作之控制效率。〜凡車 另外，在形成於打釘區域2之下方之虛擬單元中，

型基板9電連接之區域設置接觸部，可以用來與打釘f JP 電連接，藉以進行p型基板9之基板電位之固定，因砰、 提高電路動作之穩定性。 以

另外，實施形態1之半導體裝置亦可以在外周圍虛擬單 το區域3之下方形成與記憶單元陣列區域丨内之記佾單元相 同圖型之虛擬單元’其中包含有正像和鏡像。^ 因此，在記憶單元陣列區域1和外周用虛擬單元區域3之 間，因為變成使用全體均一之圖型尺寸之記憶單元形成用 遮罩圖型’用來製造實施形態！之半導體裝置，所以可以 更進一步的尚記憶單元陣列區域1之元件構成區域之圖 型製作之控制效率。

另外’對於記憶單元陣列區域1和外周用虛擬單元區域3 之境界線’以與記憶單元陣列區域1之記憶單元之圖型成 為線對稱之關係，經由在外周用虛擬單元區域3形成虛擬 單元區域’可以在記憶單元陣列區域1和外周用虚擬區域3 之境界近傍區域完全不會產生圖型尺寸之疏密差，所以可 以更進一步的提高記憶單元陣列區域i之記憶單元之圖梨 製作之控制效率》 另外’因為記憶單元陣列區域1之記憶單元和打灯區域2 之虛擬單元具有相同之形狀，包含正像和鏡像，所以在設

89100975.ptd 第20頁 444381 五、發明說明（17) 計階段可以將記憶單元陣列區域丨之預定之區域變更成為 打釘區域2 ’和將打釘區域2之預定之區域變更成為記憶單 凡陣列區域1 ’因此可以更具彈性的製造。 例如’當以主片（m a s t e r s 1 i c e )方式製造實施形態1之 半導體裝置時’在利用master工程形成記憶單元（虛擬單 元）之元件構成要素後，使用sHce工程變更遮罩（si ice遮 罩）之配線圖型，可以適當的變更記憶單元陣列區域1和打 釘區域2之形成位置。 《實施形態2》 <全體構造> 圖12是說明圖’用來表示本發明之實施形態2之半導體 裝置之布置之全體構造。如該圖所示，多個記憶單元陣列 區域4、多個打釘區域5和多個外周用虛擬單元區域6，被 布置和配置在圊中未顯示之ρ型基板上。另外，記憶單元 陣列區域4和打釘區域5被配置成交替的鄰接，亦即，其布 置和配置方式是在記憶單元陣列區域4，4之間必定插入有 打釘區域5 »另外，在未形成有打釘區域5之記憶單元陣列 區域4之外周區域，配置鄰接記憶單元陣列區域4之外周用 虛擬單元區域6。 在多個記憶單元陣列區域4分別配置多個記憶單元MC形 成陣列狀。 外周用虚擬單元區域6之構成包含有被配置成依列方向 (圖12中之橫方向）鄰接之第1部份虛擬單元區域6A、和被 配置成依行方向（圖12中之縱方向）鄰接之第2部份虛擬單

89100975.ptd 第頁 444381 五、發明說明（18) 元區域6 B。 依照這種方式，實施形態2之半導體裝置之布置與實施 形態1大致相同。但是，在實施形態2中，其與實施形態1 之不同是打釘區域5之形成幅度被設定成比實施形態1之打 姜丁區域5狹。 <部份布置>

圖13〜圖16是俯視圖，用來表示包含有記憶單元陣列區 诚4、打釘區域5和外周用虛擬單元區域6之部份配置之構 造°圖13〜圖16所示之部份布置區域，例如相當於圖12之 部份區域8。另外，圖1 3〜圖1 6之各個之位置關係成為圖 1 7所示之關係。 如圖1 3〜圖1 6所示，記憶單元陣列區域4和打釘區域5經 由境界線BC5、境界線BC6鄰接，記憶單元陣列區域4和外 周用虛擬單元區域6經由境界線BC4鄰接。

另外，記憶單元陣列區域4之1個記憶單元單位之記憶單 元之布置構造，與圖2所示之實施形態1之記憶單元陣列區 域4之1個記憶單元單位之布置構造相同，包含有正像和鏡 像’另外，與外周用虚擬單元區域6之第1部份虛擬單元區 域6Α和6Β之1個記憶單元單位相當之虛擬單元之構造，與 圖5和圖6所示之外周用虛擬單元區域3之第1部份虛擬單元 區域3A和3B之虛擬單元之構造相同’包含有正像和鏡像。 記憶單元陣列區域4之1個記憶單元單位之記憶單元之元 件構成要素C活性區域1〇〜〗5，21〜23和多晶矽區域31〜 42)之布置圖型，與外周用虛擬單元區域6之虛擬單元之圖

4443 81 五'發明說明（19) — 二1相S同目’ 有正像和鏡像，而且兩者之圖型對境界線 B C1呈現線對稱之關係。 -f外二ί憶單元陣列區域4之1個記憶單元單位之記憶單 ί〜以成。要素之一部份（η型活性區域U，14、多晶矽 ° . 9〜42)之圖型和打釘區域5之虛擬單元之圖 /·甘：a l 3有正像和鏡像，而且對於鏡界線BC4, BC5， 在八近傍區域呈現線對稱之關係。 另u外，，因為打釘區域5之形成幅度變狹，所以在打釘區 形成紹配線區域6 4。銘配線區域6 4經由接觸孔洞1 41 和142電連接到11型活性區域“和^ ^ 綱 銘配線區域64具有作為形成在第1層之接地電位設定用 打釘配線之功能β因此，利用鋁配線區域64用來進行η型 活性區域11、14之GND電位之固定，可以實現ρ型基板9之 基板電位之固定。另外，圖13〜圖16中未顯示者，以形成 在電源電位強化用之第2層（第丨層之上層）之另一金屬鋁配 線作為打釘配線，形成與鋁配線區域6 4相同之幅度。 <效果> 實施形態2之半導體裝置是在記憶單元形成用遮罩圖型 之圖型尺寸比記憶單元陣列4大之打釘區域5，形成與記憶 單元陣列4内之記憶單元之圖塑之一部份相同之虛擬單元 之圖型’其中包含有正像和鏡像。 因此’在記憶單元陣列區域4和打釘區域5之間，圖型尺 寸大致不會產生疏密差，變成為使用全體大致均一之圖型 尺寸之記憶單元形成用遮罩圖塑，用來製造實施形態2之

89100975.ptd 第23頁 4443 81 五、發明說明（20) 半導體裝置’可以提高記憶單元陣列區域4之記憶單元之 圖型製作之控制效率。 另外’對於記憶單元陣列區域4和打釘區域5之境界線， 以與δ己憶單το陣列區域4之記憶單元之一部份之圖型成為 線對稱^關係之方式，在打釘區域5形成虛擬單元，可以 在記憶單70陣列區域4和打釘區域5之境界近傍區域，完全 不^產生圖型尺寸之疏密差，所以可以更進一層的提高記 憶單TL陣列區域4之記憶單元之圖型製作之控制效率。

另外，在形成於打釘區域5之下方之虛擬單元區域中， 在與P型基板9電連接之區域設置接觸部，可以用來與打釘 配線電連接’藉以進行p型基板9之基板電位之固定，因此 可以提高電路動作之穩定性。 另外，實施形態外之半導體裝置亦可以在外周用虛擬單 7L區域6之下方形成與記憶單元陣列區域4内之記憶單元相 同形狀之虛擬單元’其中包含有正像和鏡像。 因此*在記憶單元陣列區域4和外周用虛擬單元區域6之 間，因為變成使用全體均一之圖型尺寸之記憶單元形成用 遮罩圖型，用來製造實施形態2之半導體裝置，所以可以 更進一步的提高記憶單元陣列區域4之記憶單元之圖型製 作之控制效率。 另外’對於記憶單元陣列區域4和外周用虛擬單元區域6 之境界線，以與記憶單元陣列區域4之記憶單元之圖型成 為線對稱之關係之方式，在外周圍虛擬單元區域6形成虛 擬單元，可以在記憶單元陣列區域4和外周用虛擬單元區

89100975.ptd 第24頁 4443 81 五、發明說明（21) 域*6之境界近傍區域完全不會產生圖型尺寸之疏密差，所 以可以更進一步的提高記憶單元陣列區域4之記憶單元之 圖型製作之控制效率。 、另外’將打釘區域5之形成幅度設定成比實施形態1狹可 以用來提高密集程度。 [發明之效果] 如上所述’本發明之申請專利範圍第1項之半導體裝置 之。己憶單元陣列區域，經由在記憶單元陣列區域和記憶單 π陣列鄰接區域之境界線之近傍區域，形成圊型之虛擬單 料独對於境界線，與記憶單元之至少一部份之圊型形成線 對稱之關係，用來在記憶單元陣列區域和電源區域之境界 線近傍區域完全不會產生記憶單元形成用遮罩之圊型尺寸 之疏密差，可以用來提高記憶單元之圖型製作之控制效 率。 :請專利範圍第2項之半導體裝置經由以包含有正像和 鏡=與記憶單元相同之圖型用來形成虛擬單元，藉以在 記憶单7C陣列區域和記憶單元陣列鄰接區域之間完全 ί生記憶單元用遮單之圖型之疏密差’所以可以提高記憶 單元之圖型製作之控制效率。 捉门疋虑 - 項之半導體裝置中，因為該虛擬單 定在固定電位，所二;：====位設 定’可以提高電路動作之穩定性4 ⑯電位之固 在申請專利範圍第4項之半導體裝置中，經由使記憶單

I麵

4443 81 五'發明說明（22) 元陣列鄰接區 來在記憶單元 不會產生記憶 記憶單元之圖 在本發明之 置在半導體基 區域，因為具 擬單元，所以 單元陣列區域 因此，在記 會產生記憶單 提高記憶單元 在申請專利 少一部份之圊 源配線 上述之 具有線 之境界 型尺寸 制效率 申請 像之與 憶單元 遮罩之 區域之 境界線 對稱之 線近傍 之疏密 〇 專利範 記憶單 陣列區 圖型之 域形成包圍在記憶單元陣列區域之外周，用 ，列區域和記憶單元陣列鄰接區域之間完全 單元用遮罩之圖型之疏密差，所以 型製作之控制效率。 ^ 申請專利範圍第5項之半導體裝置中，被配 ^ ΐ之與記憶單元陣列區域鄰接之電源配線 巧格ί尺寸與記憶單元之圖型尺寸相同之虛 二乂單元形成用之遮罩之圖型尺寸，在 和f源區域之間成為相同。 在°己隐 ί: ί :列區域和電源區域之間大致完全不 成用之遮罩之圖型之疏密差， 之圖型製作之控制效率。 厅以了以 5圍，項之半導體裝置中，虛擬單元之至 培及ί上述之記憶單元陣列區域和上述之電 竟，線之近傍，形成圖型之虛擬單元’ 關：為與上述記‘"元之至少一部份之圖型 憶單元陣列區域和電源區域 域疋全不會產生記憶單元形成用遮罩之 ，所以可以提高記憶單元之圖型製作之控 圍第7項之半導體裝置是以包含有正 元相同之圖型用來形成虚擬單元， 〇鏡 =電源區域之間完全不會產生記 疏密差，所以可以提高記憶單元之圖型製作

89100975.ptd 第26頁 4443 81 五、發明說明（23) 之控制效率。 另外，因為記憶 源區域之虛擬單元 在製造途中可以適 之變更，可以更具 在申請專利範圍 板電位設定部可以 設定在電源配線之 電位之固定，和可 在申請專利範圍 區域包含有多個記 電源區域，該多個 成每1個單位交替白 在申請專利範圍 有電源電位供給用 電源配線。 在申請專利範圍 列區域具有用以構 第2電源配線之形居 寬。 [元件編號之說明] 1，4...記憶單元, 單元陣列區域之鈕掩3 ^ 少阁刑η样认—憶早兀之圖型，和電 之圖型同樣的包含有正像】 當的進行記憒罝-± 見1豕所以 田町退仃‘隐早疋陣列區 彈性的進行製造。 ^电必、[^域 第8項之半導體较置中，因為包含有基 用來將虛擬單元半巧匕3有基 電位，所…板之基板電位 以提高電路動作之穩定性體基板之基板 第9項之半導體裝番 ^瑕置中’記憶單元陣列 記憶單元陣列區域包含有多個 ❼鄰接。 域和该多個電源區域形 第1丄項之半導體装置中，電源配線包含 之第電⑭配線和接地電位供給用之第2 第11項之半導體裝置中，該記憔單元陣 成記憶單元之記憶單元用配線，第1和 :幅度被設定成分別比記憶單元用配線 1車列區域 2, 5 “43 81 五、發明說明（24) ， 3 1〜4 2...多晶矽區域。

89100975.ptd 第28頁 444381 _案號89100975_f〇年）月G曰 修正_ 圖式簡單說明 圖1是說明圖，用來表示本發明之實施形態1之半導體記 憶裝置（SRAM)之布置全體構造。 圖2是俯視圊，用來表示與記憶單元區域内之1個記憶單 元單位對應之布置圖型。 圊3是電路圖，用來表示圊2之記憶單元區域之布置構造 之記憶單元之等值電路。 圖4是俯視圖，用來表示與形成在打釘區域之1個記憶單 元單位相當之區域之布置構造。 圖5是俯視圖，用來表示與形成在外周用虛擬單元區域 之1個記憶單元單位相當之區域之布置構造（之1)。 圖6是俯視圖，用來表示與形成在外周周虛擬單元區域 之1個記憶單元單位相當之區域之布置構造（之2 )。 圖7是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態1之部份布置構造之 細部。 圖8是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態1之部份布置構造之 細部。 圊9是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態1之部份布置構造之 細部。 圊1 0是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態1之部份布置構造之 細部。

88100975,ptc 第29頁修正頁 2001.02. 09. 029 4443 81 索號 89100975 修正 圊式簡單說明 圖11是說明圖，用來表示圖7〜圖10之各個之位置關 係。 圖1 2是說明圖，用來表示本發明之實施形態2之半導體 記憶裝置（SRAM)之布置之全體構造。 圖13是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態2之部份布置之構 造0 圖14是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態2之部份布置之構 造。 圖1 5是俯視圖，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態2之部份布置之構 造。 圖1 6是俯視圊，用來表示包含有記憶單元區域，打釘區 域和外周用虛擬單元區域之實施形態2之部份布置之構 造。 圖17是說明圖，用來表示圖13〜圖16之各個之位置關 係。

88100975.ptc 第3〇頁修正Μ 2001.02.09. 030

Claims (1)

1. 4443 81 六、申請專利範圍 1. 一種半導體裝置，其特徵是具備 半導體基板； ’ 區域，形成在上述之半導體基板上，具有 s己憶皁7L被配置成陣列狀；和 土似·丄，具有 記憶單元陣列鄰接區域，被配置在上 形成與上述之記憶單元陣列區域鄰接 2基板上 部份之圓•，在上述記憶單元陣列區域和: 記f單元之至少-部份之圖型形成二與上述 2·如申請專利範圍第1項之半導體裝置"、 上述之虛擬單元包含有止穡4 元相同之圖型形成。 鏡像’以與上述之記憶單 3:;申；專利範圍第1或2項之半導艘裝置，立中 t述之虚擬單兀包含有基板電位設定部，可以 述半導體基板之基板電位設定在固定電位。 . 4_如申請專利範圍第丨項之半導體裝置，其 六述之記憶單元陣列鄰接區域形成包圍 陣列區域之外周β I 〇己隐單疋 5. 一種半導體裝置，其特徵是具備有： 半導體基板； 單區Ϊ，形成在上述之半導體基板上，具有 a己憶單疋被配置成陣列狀；和 / ’ 電源配線區域，被配置在上述之半導體基板上形成與上 4443 8 六'申請專利範圍 有電源供給用之電源、 配 述之記憶單元陣列區域鄰接 線； 圖5 5 ί f源配線區域具有阖型尺寸與上述之呓恃ϋ 圖型尺寸相同之虛擬單元^ °己隐年元之 H申；專利範圍第5項之半導體裝置，其中 一 ^述之虛擬單元之至少—部份之圖型，在上 兀陣列區域和上述之電源配 述之記憶單 對於上述之境界線，與上述之^ j =近傍區域， 型形成線對稱之關係。 70 ^ 一部份之圖 7上範圍第5或6項之半導體裝置，-中 上述之虛擬早元包含有正 ^ 元相同之圖型形成。 和鏡像’以與上述之記憶單 8上2=範圍第5或6項之半導髅裝置，其中 上之虚擬單7C*句冷*古* f t 電源配線電連接，可電位設定部’形成與上述之 設定在上述電源配線之電位將上述半導體基板之基板電位 9·如申請專利範圍第5項之半導體裝置，其中 上述之記憶單元陳列I? A A A i A A , . 口域包含有多個之記憶單元陣列區 域，上述之電源區域包含有多個之電源區域， =之多個記憶單元陣列區域和上述之多個電源區域形 成每1個單位交替的鄰接。 10·.如中請專利範圍第5項之半導體裝置，其中 t述之電源、g己線包含有電源電供給用之第〗電源配線和 接地電位供給用之第2電源配線。

   &9100975.ptd 第32更 4443 81 六、申請專利範圍 11.如申請專利範圍第1 〇項之半導體裝置，其中 上述之記憶單元陣列區域具有用以構成上述之記憶單元 之記憶單元用配線；和 上述之第1和第2電源配線之形成幅度被設定成分別比上 述之記憶單元用配線寬。

   E9100975.ptd 第33頁