CN1286498A - 半导体装置 - Google Patents
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Abstract
本发明的课题在于得到具有良好的存储单元的构图可控性的布局结构的半导体装置。存储单元阵列区1的1个存储单元单位的存储单元的元件构成要素(有源区10—15、21—23和多晶硅区31—42)的图形与外周用虚设单元区3的虚设单元的图形相同,而且两者的图形相对于边界线BCI呈线对称的关系。另外,存储单元阵列区1的1个存储单元单位的存储单元的图形与电源布线区2的虚设单元的图形相同,而且两者的图形相对于边界线BC2呈线对称的关系。
Description
本发明涉及半导体装置，特别是涉及具有存储单元的存储单元阵列区及其周边区域的布局图形。
具有DRAM等的现有的半导体装置存储单元阵列结构具有配置成阵列状的多个存储单元。而且，在多个存储单元中以每预定数目的存储单元一条的比例插入并配置了电源布线。电源布线是通过将形成宽度作得较粗从而用来强化电源电位或接地电位(GND)的供给能力的电源供给用的电源布线，通常，由铝、铜等的金属形成。电源布线在为了只形成电源布线而特另设置的电源布线区中形成。
在电源布线区中，由于在位于电源布线的正下方的区域中不形成晶体管等的元件。故在形成多个存储单元的存储单元阵列区与电源布线区之间，在存储单元形成用的掩模图形中产生了粗细差。即，在上述存储单元形成用的掩模图形中，相对于存储单元阵列区的图形宽度，完全不形成存储单元的电源布线区的图形宽度变得很粗。
在利用显著地表现出这样的粗细差的掩模图形、经过使用了光刻掩模的曝光工序对抗蚀剂进行构图时，由于因光的衍射干涉等诸现象而发生照射不匀，图形边界变得模糊，不能高精度地进行构图，故存在存储单元的构图可控性变差的问题。
此外，由于在存储单元阵列区与其外周部(不形成存储单元)之间通常在存储单元形成用的掩模图形中也产生粗细差，故如上所述，存在存储单元的构图可控性变差的问题。
本发明是为了解决上述问题而进行的，其目的在于得到具有存储单元的构图可控性良好的布局结构的半导体装置。
与本发明有关的第1方面所述的半导体装置具备：半导体衬底；在上述半导体衬底上形成的、将存储单元配置成阵列状的存储单元阵列区；以及在上述半导体衬底上与上述存储单元阵列区邻接地配置的、具有虚设单元的存储单元阵列邻接区，在上述存储单元阵列区与上述存储单元阵列邻接区的边界线的附近区域中，以与上述存储单元的至少一部分的图形相对于上述边界线呈线对称的关系来形成上述存储单元阵列邻接区的上述虚设单元的至少一部分的图形。
此外，本发明的第2方面是第1方面所述的半导体装置，以与上述存储单元的包含正像和镜像的图形相同的图形来形成上述虚设单元。
此外，本发明的第3方面是第1或第2方面所述的半导体装置，上述虚设单元包含能将上述半导体衬底的衬底电位设定为固定电位的衬底电位设定部。
与本发明有关的第5方面所述的半导体装置具备：半导体衬底；在上述半导体衬底上形成的、将存储单元配置成阵列状的存储单元阵列区；以及在上述半导体衬底上与上述存储单元阵列区邻接地配置的、设置了电源供给用的电源布线的电源布线区，上述电源布线区具有与上述存储单元的图形尺寸同等的图形尺寸的虚设单元。
此外，本发明的第6方面是第5方面所述的半导体装置，在上述存储单元阵列区与上述电源布线区的边界线的附近区域中，以与上述存储单元的至少一部分的图形相对于上述边界线呈线对称的关系来形成上述虚设单元的至少一部分的图形。
此外，本发明的第7方面是第5或第6方面所述的半导体装置，以与上述存储单元的包含正像和镜像的图形相同的图形来形成上述虚设单元。
此外，本发明的第8方面是第5或第6方面所述的半导体装置，上述虚设单元包含与上述电源布线导电性地连接的、能将上述半导体衬底的衬底电位设定为上述电源布线的电位的衬底电位设定部。
图1是示出作为本发明的实施例1的半导体存储器(DRAM)的布局整体结构的说明图。
图2是示出存储单元区域内的、与1个存储单元单位对应的布局图形的平面图。
图3是示出图2的存储单元区域的布局结构的存储单元的等效电路的电路图。
图4是示出在电源布线区内形成的、与1个存储单元单位相当的区域的布局结构的平面图。
图5是示出在外周用虚设单元区内形成的、与1个存储单元单位相当的区域的布局结构(其1)的平面图。
图6是示出在外周用虚设单元区内形成的、与1个存储单元单位相当的区域的布局结构(其2)的平面图。
图7是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例1的部分布局结构的细节的平面图。
图8是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例1的部分布局结构的细节的平面图。
图9是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例1的部分布局结构的细节的平面图。
图10是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例1的部分布局结构的细节的平面图。
图11是示出图7～图10各自的位置关系的说明图。
图12是示出作为本发明的实施例2的半导体存储器(DRAM)的布局整体结构的说明图。
图13是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例2的部分布局结构的平面图。
图14是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例2的部分布局结构的平面图。
图15是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例2的部分布局结构的平面图。
图16是示出包含存储单元区域、电源布线区和外周用虚设单元区的实施例2的部分布局结构的平面图。
图17是示出图13～图16各自的位置关系的说明图。
《实施例1》
<整体结构>
图1是示出作为本发明的实施例1的半导体装置(包含DRAM的装置)的布局整体结构的说明图。如该图中所示，在未图示的p型衬底上以布局方式配置多个存储单元阵列区1、多个电源布线区2和多个外周用虚设单元区3。而且，存储单元阵列区1与电源布线区2邻接且交替地配置，即，以布局方式进行配置，使得在存储单元阵列区1、1间必须插入电源布线区2。此外，在没有形成电源布线区2的存储单元阵列区1的外周区域中，与存储单元阵列区1邻接地配置外周用虚设单元区3。
在多个存储单元阵列区1的每一个中，以阵列状配置多个存储单元MC。
外周用虚设单元区3由行方向(在图1中是横方向)上邻接地配置的第1部分虚设单元区3A和列方向(在图2中是纵方向)上邻接地配置的第2部分虚设单元区3B构成。
<存储单元区域的布局>
图2是示出存储单元阵列区1内的与1个存储单元单位对应的布局图形例的平面图。
如该图中所示，在p型衬底9内有选择地形成n型阱区10、n型有源区11～14和p型有源区22、23，在n型阱区10内有选择地形成n型有源区15和p型有源区21。
在n型有源区11上有选择地形成多晶硅区31～34，在n型有源区12上有选择地形成多晶硅区35和36，在p型有源区21上有选择地形成多晶硅区35和37，在n型有源区13上有选择地形成多晶硅区37和38，在n型有源区14上有选择地形成多晶硅区39～42。
再有，由于在有源区的上层部形成多晶硅区，在多晶硅区形成后进行对有源区的杂质导入，故多晶硅区正下方的有源区的导电型与其它区域的导电型相反。例如，在多晶硅区31的正下方的n型有源区11的导电型是p型(p型衬底9的导电型)，多晶硅区35的正下方的p型有源区21的导电型是n型(n型阱区10的导电型)。
由n型阱区10、n型有源区11～15、p型有源区21～23和多晶硅区31-42构成的区域成为构成1个单位的存储单元的元件构成要素的布局。
再者，在n型阱区10上在第1层上有选择地形成铝等的金属布线区51～60(以下，简称为「铝布线区」)。铝布线区51通过接触孔71与相对于n型有源区11内的多晶硅区31在一方方向上(在图2中是上方)邻接的一方邻接区导电性地连接，通过接触孔75与n型有源区12内的相对于多晶硅区35的一方邻接区导电性地连接，通过接触孔73与p型有源区22导电性地连接。
铝布线区52通过接触孔76与相对于n型有源区11内的多晶硅区32在另一方方向上(在图2中是下方)邻接的下方邻接区(即、相对于多晶硅区33的一方邻接区)导电性地连接，通过接触孔77和78与n型有源区12内的相对于多晶硅区35的另一方邻接区导电性地连接，通过接触孔85与p型有源区21内的相对于多晶硅区35的一方邻接区导电性地连接，通过接触孔87与多晶硅区37导电性地连接。
铝布线区53通过接触孔82与n型有源区11内的相对于多晶硅区34的另一方邻接区导电性地连接。铝布线区54通过接触孔83与n型有源区12内的相对于多晶硅区36的另一方邻接区导电性地连接。铝布线区55通过接触孔84与n型有源区15导电性地连接。铝布线区56通过接触孔86与p型有源区21内的相对于多晶硅区35的另一方邻接区(即、相对于多晶硅区37的一方邻接区)导电性地连接。
铝布线区57通过接触孔88与p型有源区21内的相对于多晶硅区37的另一方邻接区导电性地连接，通过接触孔116与多晶硅区35导电性地连接，通过接触孔91和92与n型有源区13内的相对于多晶硅区38的另一方邻接区(即、相对于多晶硅区37的一方邻接区)导电性地连接，通过接触孔98与n型有源区14内的相对于多晶硅区40的另一方邻接区(即、相对于多晶硅区41的一方邻接区)导电性地连接。
铝布线区58通过接触孔89与n型有源区13内的相对于多晶硅区38的一方邻接区导电性地连接。铝布线区59通过接触孔97与n型有源区14内的相对于多晶硅区39的一方邻接区导电性地连接。
铝布线区60通过接触孔93与n型有源区13内的相对于多晶硅区37的另一方邻接区导电性地连接，通过接触孔94与p型有源区23导电性地连接，通过接触孔101与n型有源区14内的相对于多晶硅区42的另一方邻接区导电性地连接。
再有，接触孔72、74、79、81、80、90、95、99、100和96是为了谋求多晶硅区31、32、33、34、36、38、39、40、41和42分别与未图示的布线区的导电性的连接而设置的。
在存储单元阵列区1内以阵列状配置包含图2中示出的1个存储单元单位的对于基本图形的正像和镜像图形的、与图2中示出的图形相同的图形的元件构成要素的布局。
图3是示出图2的布局结构的存储单元的等效电路的电路图。图2中示出的存储单元呈现由2个写入端口和1个读出端口构成的3端口结构。
如该图中所示，NMOS晶体管Ql的漏极与读出位线RBL连接，栅极与读出字线RWL连接，源极与节点N1连接。
NMOS晶体管Q2的漏极与节点N1连接，栅极与写入字线WWLl连接，源极与NMOS晶体管Q3的漏极连接。NMOS晶体管Q3的栅极与写入位线WBLl连接，源极接地。
NMOS晶体管Q4的漏极与节点N1连接，栅极与写入字线WWL2连接，源极与NMOS晶体管Q5的漏极连接。NMOS晶体管Q5的栅极与写入位线WBL2连接，源极接地。
CMOS倒相器G1的输入部与节点N1连接，输出部与节点N2连接。CMOS倒相器G2的输入部与节点N2连接，输出部与节点Nl连接。因而，通过CMOS倒相器G1与G2互相连接成环状，可进行信息存储。
NMOS晶体管Q6的漏极与反转读出位线RBL连接，栅极与读出字线RWL连接，源极与节点N2连接。
NMOS晶体管Q7的漏极与节点N2连接，栅极与写入字线WWL2连接，源极与NMOS晶体管Q8的漏极连接．NMOS晶体管Q8的栅极与反转写入位线
WBL2连接，源极接地。
NMOS晶体管Q9的漏极与节点N2连接，栅极与写入字线WWLl连接，源极与NMOS晶体管Ql0的漏极连接。NMOS晶体管Q10的栅极与反转写入位线WBL1连接，源极接地。
以下，说明与图3的NMOS晶体管Ql～Ql0和CMOS倒相器G1、G2对应的图2的布局部分。
NMOS晶体管Ql相当于由多晶硅区36和与多晶硅区36在一侧和另一侧邻接的n型有源区12构成的NMOS晶体管。即，相当于将多晶硅区36作为栅电极、将与栅电极邻接的n型有源区12作为漏/源区的MOS晶体管。再有，铝布线区54起到读出位线RBL的功能。
NMOS晶体管Q2相当于由多晶硅区32和与多晶硅区32在一侧和另一侧邻接的n型有源区11构成的NMOS晶体管，NMOS晶体管Q3相当于由多晶硅区3l和与多晶硅区31在一侧和另一侧邻接的n型有源区11构成的NMOS晶体管。再有，铝布线区5l起到接地线的功能。
NMOS晶体管Q4相当于由多晶硅区33和与多晶硅区33在一侧和另一侧邻接的n型有源区1l构成的NMOS晶体管，NMOS晶体管Q5相当于由多晶硅区34和与多晶硅区34在一侧和另一侧邻接的n型有源区11构成的NMOS晶体管。再有，铝布线区53起到接地线的功能。
NMOS晶体管Q6相当于由多晶硅区38和与多晶硅区38在一侧和另一侧邻接的n型有源区13构成的NMOS晶体管，铝布线区58起到反转读出位线RBL的功能，读出字线RWL与多晶硅区38导电性地连接。
NMOS晶体管Q7相当于由多晶硅区41和与多晶硅区41在一侧和另一侧邻接的n型有源区14构成的NMOS晶体管，NMOS晶体管Q8相当于由多晶硅区42和与多晶硅区42在一侧和另一侧邻接的n型有源区14构成的NMOS晶体管。再有，铝布线区60起到接地线的功能。
NMOS晶体管Q9相当于由多晶硅区40和与多晶硅区40在一侧和另一侧邻接的n型有源区14构成的NMOS晶体管，NMOS晶体管Q10相当于由多晶硅区39和与多晶硅区39在一侧和另一侧邻接的n型有源区14构成的NMOS晶体管。再有，铝布线区59起到接地线的功能。
CMOS倒相器G1相当于由多晶硅区37和与多晶硅区37在一侧和另一侧邻接的n型有源区13构成的NMOS晶体管、由多晶硅区37和与多晶硅区37在一侧和另一侧邻接的p型有源区21构成的PMOS晶体管、与将上述PMOS晶体管的漏极和上述NMOS晶体管的漏极导电性地连接的铝布线区57的组合。再有，铝布线区57兼作节点N2的作用。
CMOS倒相器G2相当于由多晶硅区35和与多晶硅区35在一侧和另一侧邻接的n型有源区12构成的NMOS晶体管、由多晶硅区35和与多晶硅区35在一侧和另一侧邻接的p型有源区21构成的PMOS晶体管、与将上述PMOS晶体管的漏极和上述NMOS晶体管的漏极导电性地连接的铝布线区52的组合。再有，铝布线区52兼作节点N1的作用。
图2中虽然未示出，而读出字线RWL与多晶硅区36和38导电性地连接，写入字线WWL1与多晶硅区32和40导电性地连接，写入位线WBL1与多晶硅区31导电性地连接，反转写入位线WBL1与多晶硅区39导电性地连接，写入字线WWL2与多晶硅区33和41导电性地连接，写入位线WBL2与多晶硅区34导电性地连接，反转写入位线WBL2与多晶硅区42导电性地连接，由此，成为与图3的等效电路同样的结构。
<电源布线区的布局>
图4是示出图1中示出的在电源布线区2内形成的、与1个存储单元单位相当的虚设单元的布局结构的平面图。
再有，由于由在p型衬底9上形成的n型阱区10、n型有源区11～15、p型有源区21～23和多晶硅区31～42构成的虚设单元的布局结构的形状与图2中示出的存储单元阵列区1的1个存储单元单位的存储单元的、包含正像和镜像的布局结构的形状相同，故附以相同的符号。
铝布线区61在n型有源区11、n型有源区12和p型有源区22的大部分的区域上形成，通过接触孔111与n型有源区11导电性地连接，通过接触孔112与p型有源区22导电性地连接。
铝布线区62在包含n型阱区10的区域上形成，通过接触孔113与n型有源区15导电性地连接。
铝布线区63在n型有源区13、n型有源区14和p型有源区23的大部分的区域上形成，通过接触孔114与p型有源区23导电性地连接，通过接触孔115与n型有源区11导电性地连接。
铝布线区61～63在第1层上形成，铝布线区61和63起到接地电位GND设定用电源布线的功能，铝布线区62起到电源电位设定用电源布线的功能。此外，虽然在图4中未示出，而铝布线区62利用导电性地连接第1层与第2层(第1层的上层)的通孔连接到从铝布线区61的左边缘横跨到铝布线区63的右边缘的宽度宽的第2层的其它铝布线上。
因而，通过用铝布线区61和63进行p型有源区22、23的GND电位固定，实现p型衬底9的衬底电位固定，通过用铝布线区61和63进行n型有源区11、14的GND电位固定，实现相当于晶体管的漏/源区的区域的电位固定，通过用铝布线区62进行n型有源区15的电源电位固定，实现n型阱区10的电位固定。
包含相当于图4中示出的1个存储单元单位的虚设单元的对于基本图形的正像和镜像图形的、与图4中示出的形状相同的图形的虚设单元区域在列方向上邻接，在电源布线区2内被形成。
<外周用虚设单元区的布局>
图5是示出在图1中示出的在外周用虚设单元区3内形成的、与1个存储单元单位相当的区域的布局结构(其1)的平面图。
再有，由于由在p型衬底9上形成的n型阱区10、n型有源区11～15、虚设单元区21～23和多晶硅区31～42构成的虚设单元的布局结构的形状与图2中示出的存储单元阵列区1的1个存储单元单位的存储单元的、包含正像和镜像的布局结构的形状相同，故附以相同的符号。
铝布线区65通过接触孔121与p型有源区22导电性地连接。铝布线区66通过接触孔122与n型有源区15导电性地连接，铝布线区67通过接触孔123与p型有源区23导电性地连接。
再有，铝布线区65～67在第1层上形成，是接地电位GND设定用的。因而，通过用铝布线区65和67进行p型有源区22及23的接地电位GND固定，实现p型衬底9的衬底电位固定，通过用铝布线区66进行n型有源区15的接地电位GND固定，实现n型阱区10的电位固定。
图6是示出在图1中示出的在外周用虚设单元区3内形成的、与1个存储单元单位相当的区域的布局结构(其2)的平面图。
再有，由于由在p型衬底9上形成的n型阱区10、n型有源区11～15、p型有源区21～23和多晶硅区31～42构成的虚设单元的布局结构的形状与图2中示出的存储单元阵列区1的1个存储单元单位的存储单元的、包含正像和镜像的布局结构的形状相同，故附以相同的符号。
铝布线区68通过接触孔131与p型有源区21导电性地连接，同时，通过接触孔132与多晶硅区36导电性地连接。
铝布线区69通过接触孔133与n型有源区15导电性地连接。铝布线区70通过接触孔134与p型有源区23导电性地连接。
再有，铝布线区68～70在第1层上形成，是接地电位GND设定用的。因而，通过用铝布线区68和70进行p型有源区22及23的接地电位GND固定，实现p型衬底9的衬底电位固定，通过用铝布线区69进行n型有源区15的接地电位GND固定，实现n型阱区10的电位固定，通过用铝布线区68进行多晶硅区36的接地电位GND固定，实现与MOS晶体管的栅电极相当的区域的电位固定。
包含图5和图6中示出的相当于1个存储单元单位的虚设单元的对于基本图形的正像和镜像图形的、与图5和图6中示出的形状相同的图形的虚设单元区域在列方向上和行方向上邻接，分别在外周用虚设单元区3的第1和第2部分虚设单元区域3A和3B内被形成。
<部分布局>
图7～图10是示出包含存储单元阵列区1、电源布线区2和外周用虚设单元区3的部分布局结构的平面图。图7～图10中示出的部分布局区域相当于例如图1的部分区域7。再有，图7～图10各自的位置关系是图11中示出的那样的关系。
如图7～图10中所示，存储单元阵列区1与电源布线区2分别通过边界线BC2、边界线BC3邻接，存储单元阵列区1与外周用虚设单元区3(第2部分虚设单元区域3B)通过边界线BC1邻接。
存储单元阵列区1的1个存储单元单位的存储单元的元件构成要素(有源区10～15、21～23和多晶硅区31～42)的布局的图形与外周用虚设单元区3的、包含正像和镜像的虚设单元的图形相同，而且两者的图形相对于边界线BC1呈线对称的关系。
另外，存储单元阵列区1的1个存储单元单位的存储单元的图形与电源布线区2的、包含正像和镜像的虚设单元区域的图形相同，而且两者的图形相对于边界线BC2呈线对称的关系。
<效果>
实施例1的半导体装置在存储单元形成用的掩模图形的图形尺寸迄今比存储单元阵列区1粗的电源布线区2中形成了其形状与存储单元阵列区1内的包含正像和镜像的存储单元的形状相同的虚设单元。
因而，在存储单元阵列区1与电源布线区2之间，在图形尺寸方面完全不产生粗细差，可使用在整体上均匀的图形尺寸的存储单元形成用的掩模图形来制造实施例1的半导体装置。
由于如果利用这样的完全不产生粗细差的掩模图形，经过使用了光刻掩模的曝光工序对抗蚀剂进行构图，则可高精度地进行构图而不会使图形边界模糊，故可大幅度地提高存储单元阵列区1的存储单元的构图可控性，其结果，可提高装置的成品率。
另外，由于通过在电源布线区2中形成虚设单元以便与存储单元阵列区1的存储单元的图形相对于存储单元阵列区1与电源布线区2的边界线成为线对称的图形，在存储单元阵列区1与电源布线区2的边界附近区域中完全不产生图形尺寸的粗细差，故可进一步提高存储单元阵列区1的存储单元的构图可控性。
再者，通过在电源布线区2下方形成的虚设单元中，在与p型衬底9导电性地连接的区域中设置接点来谋求与电源布线的导电性的连接，可进行p型衬底9的衬底电位固定，也可谋求电路工作的稳定性的提高。
此外，实施例1的半导体装置在外周用虚设单元区3的下方也形成了其图形与存储单元阵列区1内的包含正像和镜像的存储单元的图形相同的虚设单元。
因而，由于在存储单元阵列区1与外周用虚设单元区3之间，可使用在整体上均匀的图形尺寸的存储单元形成用的掩模图形来制造实施例1的半导体装置，故可进一步提高存储单元阵列区1的元件构成区域的构图可控性。
另外，由于通过在外周用虚设单元区3中形成虚设单元区，以便与存储单元阵列区1的存储单元的图形相对于存储单元阵列区1与外周用虚设单元区3的边界线成为线对称的关系，在存储单元阵列区1与外周用虚设单元区3的边界附近区域中完全不产生图形尺寸的粗细差，故可进一步提高存储单元阵列区1的存储单元的构图可控性。
而且，由于存储单元阵列区1的存储单元的形状与电源布线区2的包含正像和镜像的虚设单元的形状相同，故在设计阶段中或是可将在存储单元阵列区1中预定的区域变更为电源布线区2，或是可将在电源布线区2中预定的区域变更为存储单元阵列区1，可实现具有灵活性的制造。
例如，在以主导切片(master slice)方式制造实施例1的半导体装置时，在主导工序中形成了存储单元(虚设单元)的元件构成要素后，通过变更在切片工序中使用的掩模(切片掩模)的布线图形，可适当地变更存储单元阵列区1和电源布线区2的形成部位。
《实施例2》
<整体结构>
图12是示出作为本发明的实施例2的半导体装置的布局整体结构的说明图。如该图中所示，在未图示的p型衬底上以布局方式配置多个存储单元阵列区4、多个电源布线区5和多个外周用虚设单元区6。而且，存储单元阵列区4与电源布线区5邻接且交替地配置，即，以布局方式进行配置，使得在存储单元阵列区4、4间必须插入电源布线区5。此外，在没有形成电源布线区5的存储单元阵列区4的外周区域中，与存储单元阵列区4邻接地配置外周用虚设单元区6。
在多个存储单元阵列区4的每一个中，以阵列状配置多个存储单元MC。
外周用虚设单元区6由行方向(在图12中是横方向)上邻接地配置的第1部分虚设单元区6A和列方向(在图12中是纵方向)上邻接地配置的第2部分虚设单元区6B构成。
这样，实施例2的半导体装置的布局与实施例1大体相同。但是，在实施例2中，与实施例1不同，电源布线区5的形成宽度比实施例1的电源布线区5设定得较窄。
<60部分布局>
图13～图16是示出包含存储单元阵列区4、电源布线区5和外周用虚设单元区6的部分布局结构的平面图。图13～图16中示出的部分布局区域相当于例如图12的部分区域8。再有，图13～图16各自的位置关系是图17中示出的那样的关系。
如图13～图16中所示，存储单元阵列区4与电源布线区5分别通过边界线BC5、边界线BC6邻接，存储单元阵列区4与外周用虚设单元区6通过边界线BC4邻接。
再有，存储单元阵列区4的1个存储单元单位的存储单元的布局结构与图2中示出的实施例1的存储单元阵列区4的1个存储单元单位的包含正像和镜像的布局结构相同，与外周用虚设单元区6的第1部分的虚设单元区域6A和6B各自的1个存储单元单位相当的虚设单元的结构与图5和图6中示出的外周用虚设单元区域3的第1部分的虚设单元区域3A和3B的包含正像和镜像的虚设单元的结构相同。
存储单元阵列区4的1个存储单元单位的存储单元的元件构成要素(有源区10～15、21～23和多晶硅区31～42)的布局图形与外周用虚设单元区6的包含正像和镜像的虚设单元的图形相同，而且两者的图形相对于边界线BC1呈线对称的关系。
另外，存储单元阵列区4的1个存储单元单位的存储单元的元件构成要素的一部分(n型有源区11、14、多晶硅区31～34、39～42)的图形与电源布线区5的包含正像和镜像的虚设单元的图形相同，而且在其附近区域中，分别相对于边界线BC4、BC5呈线对称的关系。
此外，由于将电源布线区5的形成宽度作得较窄，故在电源布线区5中只形成铝布线区64。铝布线区64通过接触孔141和142与n型有源区14和11导电性地连接。
铝布线区64在第1层中形成、起到接地电位设定用电源布线的功能。因而，通过用铝布线区64进行n型有源区11、14的GND电位固定，实现p型衬底9的衬底电位固定。再有，在图13～图16中虽然未图示，而电源电位强化用的第2层(第1层的上层)上形成的其它的金属铝布线作为电源布线以与铝布线区64相同的宽度来形成。
<效果>
实施例2的半导体装置在存储单元形成用的掩模图形的图形尺寸迄今比存储单元阵列区4粗的电源布线区5中形成了与存储单元阵列区4内的存储单元的包含正像和镜像的图形之一部分相同的虚设单元的图形。
因而，在存储单元阵列区4与电源布线区5之间，在图形尺寸方面完全不产生粗细差，可使用在整体上大致均匀的图形尺寸的存储单元形成用的掩模图形来制造实施例2的半导体装置，由此，可提高存储单元阵列区4的存储单元的构图可控性。
另外，由于通过在电源布线区5中形成虚设单元以便与存储单元阵列区4的存储单元的一部分图形相对于存储单元阵列区4与电源布线区5的边界线成为线对称的关系，在存储单元阵列区4与电源布线区5的边界附近区域中完全不产生图形尺寸的粗细差，故可进一步提高存储单元阵列区4的存储单元的构图可控性。
再者，通过在电源布线区5下方形成的虚设单元区域中，在与p型衬底9导电性地连接的区域中设置接点来谋求与电源布线的导电性的连接，可进行p型衬底9的衬底电位固定，也可谋求电路工作的稳定性的提高。
此外，实施例2的半导体装置在外周用虚设单元区6的下方形成了其形状与存储单元阵列区4内的包含正像和镜像的存储单元的形状相同的虚设单元。
因而，由于在存储单元阵列区4与外周用虚设单元区6之间，可使用在整体上均匀的图形尺寸的存储单元形成用的掩模图形来制造实施例2的半导体装置，故可进一步提高存储单元阵列区4的存储单元的构图可控性。
另外，由于通过在外周用虚设单元区6中形成虚设单元以便与存储单元阵列区4的存储单元的图形相对于存储单元阵列区4与外周用虚设单元区6的边界线成为线对称的关系，在存储单元阵列区4与外周用虚设单元区6的边界附近区域中完全不产生图形尺寸的粗细差，故可进一步提高存储单元阵列区4的存储单元的构图可控性。
再者，利用将电源布线区5的形成宽度设定得比实施例1的电源布线区2的形成宽度窄这一点，可谋求集成度的提高。
如以上所说明的那样，本发明的第1方面所述的半导体装置的存储单元阵列邻接区，由于通过在存储单元阵列区与存储单元阵列邻接区的边界线的附近区域中，形成与存储单元的至少一部分的图形相对于边界线呈线对称的关系的图形的虚设单元，在存储单元阵列区与电源区的边界线附近区域中完全不产生存储单元形成用的掩模的图形的尺寸的粗细差，故可提高存储单元的构图可控性。
本发明的第2方面所述的半导体装置中，由于通过以与存储单元的包含正像和镜像的图形相同的图形来形成虚设单元，在存储单元阵列区与存储单元阵列邻接区之间完全不产生存储单元形成用的掩模的图形的粗细差，故可提高存储单元的构图可控性。
本发明的第3方面所述的半导体装置中，由于虚设单元包含能将半导体衬底的衬底电位设定为固定电位的衬底电位设定部，故可进行半导体衬底的衬底电位固定，可谋求提高电路工作的稳定性。
本发明的第5方面所述的半导体装置中，由于在半导体衬底上与存储单元阵列区邻接地配置的电源布线区具有与存储单元的图形尺寸同等的图形尺寸的虚设单元，故存储单元形成用的掩模的图形的尺寸在存储单元阵列区与电源区之间为同等的。
因而，由于在存储单元阵列区与电源区之间几乎不产生生存储单元形成用的掩模的图形的尺寸的粗细差，故可提高存储单元的构图可控性。
本发明的第6方面所述的半导体装置，由于通过在存储单元阵列区与电源布线区的边界线的附近区域中，形成具有与存储单元的至少一部分的图形相对于边界线呈线对称的关系的图形的虚设单元，在存储单元阵列区与电源布线区的边界线附近区域中完全不产生存储单元形成用的掩模的图形的尺寸的粗细差，故可进一步提高存储单元的构图可控性。
本发明的第7方面所述的半导体装置，由于通过以与存储单元的包含正像和镜像的图形相同的图形来形成虚设单元，在存储单元阵列区与电源区之间完全不产生存储单元形成用的掩模的图形的尺寸的粗细差，故可提高存储单元的构图可控性。
而且，由于存储单元阵列区的存储单元的图形和电源区的虚设单元的包含正像和镜像的图形相同，故在制造过程中可适当地进行存储单元阵列区和电源区的变更，可实现具有灵活性的制造。
本发明的第8方面所述的半导体装置中，由于虚设单元包含能将半导体衬底的衬底电位设定为电源布线的电位的衬底电位设定用部，故可进行半导体衬底的衬底电位固定，可谋求提高电路工作的稳定性。
Claims (11)
1．一种半导体装置，其特征在于：
具备：
半导体衬底；
在上述半导体衬底上形成的、将存储单元配置成阵列状的存储单元阵列区；以及
在上述半导体衬底上与上述存储单元阵列区邻接地配置的、具有虚设单元的存储单元阵列邻接区，
在上述存储单元阵列区与上述存储单元阵列邻接区的边界线的附近区域中，以与上述存储单元的至少一部分的图形相对于上述边界线呈线对称的关系来形成上述存储单元阵列邻接区的上述虚设单元的至少一部分的图形。
2．如权利要求1中所述的半导体装置，其特征在于：
以与上述存储单元的包含正像和镜像的图形相同的图形来形成上述虚设单元。
3．如权利要求1或2中所述的半导体装置，其特征在于：
上述虚设单元包含能将上述半导体衬底的衬底电位设定为固定电位的衬底电位设定部。
4．如权利要求1中所述的半导体装置，其特征在于：
上述存储单元阵列邻接区包围上述存储单元阵列区而被形成。
5．一种半导体装置，其特征在于：
具备：
半导体衬底；
在上述半导体衬底上形成的、将存储单元配置成阵列状的存储单元阵列区；以及
在上述半导体衬底上与上述存储单元阵列区邻接地配置的、设置了电源供给用的电源布线的电源布线区，
上述电源布线区具有与上述存储单元的图形尺寸同等的图形尺寸的虚设单元。
6．如权利要求5中所述的半导体装置，其特征在于：
在上述存储单元阵列区与上述电源布线区的边界线的附近区域中，以与上述存储单元的至少一部分的图形相对于上述边界线呈线对称的关系来形成上述虚设单元的至少一部分的图形。
7．如权利要求5或6中所述的半导体装置，其特征在于：
以与上述存储单元的包含正像和镜像的图形相同的图形来形成上述虚设单元。
8．如权利要求5或6的任一项中所述的半导体装置，其特征在于：
上述虚设单元包含与上述电源布线导电性地连接的、能将上述半导体衬底的衬底电位设定为上述电源布线的电位的衬底电位设定部。
9．如权利要求5中所述的半导体装置，其特征在于：
上述存储单元阵列区包含多个存储单元阵列区，上述电源区包含多个电源区，
上述多个存储单元阵列区和上述多个电源区每经1个单位交替地邻接而被形成。
10．如权利要求5中所述的半导体装置，其特征在于：
上述电源布线包含电源电位供给用的第1电源布线和接地电位供给用的第2电源布线。
11．如权利要求10中所述的半导体装置，其特征在于：
上述存储单元阵列区具有构成上述存储单元的存储单元用布线，
将上述第1和第2电源布线的形成宽度分别设定为比上述存储单元用布线宽。
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Cited By (1)
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