KR20010020652A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20010020652A
KR20010020652A KR1020000011713A KR20000011713A KR20010020652A KR 20010020652 A KR20010020652 A KR 20010020652A KR 1020000011713 A KR1020000011713 A KR 1020000011713A KR 20000011713 A KR20000011713 A KR 20000011713A KR 20010020652 A KR20010020652 A KR 20010020652A
Authority
KR
South Korea
Prior art keywords
region
memory cell
cell array
pattern
type active
Prior art date
Application number
KR1020000011713A
Other languages
English (en)
Other versions
KR100333202B1 (ko
Inventor
이토오니이치
나카세야스노부
와타나베데츠야
모리시마지카요시
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20010020652A publication Critical patent/KR20010020652A/ko
Application granted granted Critical
Publication of KR100333202B1 publication Critical patent/KR100333202B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 메모리셀의 패터닝 제어성이 양호한 레이아웃 구조를 가진 반도체 장치를 얻는 것을 목적으로 하고 있으며, 상기 목적을 달성하기 위해 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 소자 구성 요소(활성 영역(10~15), (21~23) 및 폴리실리콘 영역(31~42))의 패턴과 외주용 더미셀 영역(3)의 더미셀의 패턴은 동일하고, 또한 양자의 패턴은 경계선(BC1)에 대하여 선대칭의 관계를 가지고 있다. 더하여, 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 패턴과 전력 배선 영역(2)에 대하여 선대칭의 관계를 가지고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리셀을 가진 메모리셀 어레이 영역 및 그 주변 영역의 레이아웃 패턴에 관한 것이다.
DRAM 등이 가진 종래의 반도체 장치 메모리셀 어레이구조는 매트릭스 형상으로 배치된 복수의 메모리셀을 가지고 있다. 그리고, 복수의 메모리셀 중 소정수의 메모리셀에 1개의 비율로 전력 배선을 삽입배치하고 있다. 전력 배선은 형성 폭을 비교적으로 크게 하는 것에 의해, 전원 전위 혹은 접지 전위(GND)의 공급능력을 강화하기 위한 전원 공급용의 전원 배선이고, 통상, 알루미늄, 동 등의 금속으로 형성된다. 전력 배선은 전력 배선만을 형성하기 위해 특별히 설치된 전력 배선 영역에 형성된다.
전력 배선 영역에 있어서, 전력 배선의 바로 아래 위치하는 영역은 트랜지스터 등의 소자를 형성하지 않으므로, 복수의 메모리셀이 형성되는 메모리셀 어레이 영역과 전력 배선 영역 사이에서, 메모리셀 형성용 마스크 패턴에 조밀차(粗密差)가 생겨 버린다. 즉, 상기 메모리셀 형성용 마스크 패턴에 있어서, 메모리셀 어레이 영역의 패턴 폭에 대하여, 메모리셀이 완전히 형성되지 않는 전력 배선 영역의 패턴 폭은 상당히 넓게 되어 버린다.
이와 같이 조밀차가 현저하게 나타나는 마스크 패턴에서, 포토마스크를 이용한 노광 공정을 거쳐 레지스트를 패터닝하는 경우, 광의 회절간섭 등의 그 현상에 의해 조사 불균일이 발생하는 것에 의해, 패턴 경계가 흐려져 버려 양호한 정밀도로 패터닝을 할 수 없기 때문에, 메모리셀의 패터닝 제어성이 악화한다는 문제점이 있었다.
또한, 메모리셀 어레이 영역과 그 외주부(메모리셀은 형성되지 않음) 사이에도 통상, 메모리셀 형성용 마스크패턴에 조밀차가 생기므로, 상술한 바와 같이, 메모리셀의 패터닝 제어성이 악화한다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 된 것이고, 메모리셀의 패터닝 제어성이 양호한 레이아웃 구조를 가진 반도체 장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1인 반도체 기억 장치(DRAM)의 레이아웃 전체 구성을 나타내는 설명도,
도 2는 메모리셀 영역내의 1메모리셀 단위에 대응하는 레이아웃 패턴을 나타내는 평면도,
도 3은 도 2의 메모리셀 영역의 레이아웃 구조의 메모리셀의 등가회로를 나타내는 회로도,
도 4는 전력 배선 영역에 형성되는 1메모리셀 단위에 상당하는 영역의 레이아웃 구성을 나타내는 평면도,
도 5는 외주용 더미셀 영역에 형성되는 1메모리셀 단위에 상당하는 영역의 레이아웃 구성(일예)을 나타내는 평면도,
도 6은 외주용 더미셀 영역에 형성되는 1메모리셀 단위에 상당하는 영역의 레이아웃 구성(다른 예)을 나타내는 평면도,
도 7은 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 1의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 8은 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 1의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 9는 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 1의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 10은 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 1의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 11은 도 7 내지 도 10 각각의 위치관계를 나타내는 설명도,
도 12는 본 발명의 실시예 2인 반도체 기억 장치(DRAM)의 레이아웃 전체 구성을 나타내는 설명도,
도 13은 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 2의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 14는 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 2의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 15는 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 2의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 16은 메모리셀 영역, 전력 배선 영역 및 외주용 더미셀 영역을 포함한 실시예 1의 부분 레이아웃 구성의 상세를 나타내는 평면도,
도 17은 도 13 내지 도 16 각각의 위치관계를 나타내는 설명도.
도면의 주요 부분에 대한 부호의 설명
1,4 : 메모리셀 레이아웃 영역 2,5 : 전력 배선 영역
3,6 : 외주용 더미셀 영역 9 : p형 기판
10 : n웰 영역 11~15 : n형 활성 영역
21~23 : p형 활성 영역 31~42 : 폴리실리콘 영역
본 발명의 반도체 장치에 의한 제 1 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 메모리셀이 어레이 형상으로 배치된 메모리셀 어레이 영역과, 상기 반도체 기판 상에 상기 메모리셀 어레이 영역과 인접하여 배치되고, 더미셀을 가진 메모리셀 어레이 인접 영역을 구비하고, 상기 메모리셀 어레이 인접 영역의 상기 더미셀의 적어도 일부의 패턴은 상기 메모리셀 어레이 영역과 상기 메모리셀 어레이 인접 영역의 경계선의 근방 영역에 있어서, 상기 경계선에 대하여 상기 메모리셀의 적어도 일부의 패턴과 선대칭인 관계로 형성된다.
또한, 본 발명의 반도체 장치에 의한 제 2 특징은 상기 제 1 특징에 기재된 반도체 장치에 있어서, 상기 더미셀은 상기 메모리셀과 정상(正像) 및 경상(鏡像)을 포함하는 동일패턴으로 형성된다.
또한, 본 발명의 반도체 장치에 의한 제 3 특징은 상기 제 1 특징 또는 제 2 특징에 기재된 반도체 장치에 있어서, 상기 더미셀은 상기 반도체 기판의 기판 전위를 고정 전위로 설정 가능한 기판 전위 설정부를 포함하고 있다.
본 발명의 반도체 장치에 의한 제 4 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 메모리셀이 어레이 형상으로 배치된 메모리셀 어레이 영역과, 상기 반도체 기판 상에 상기 메모리셀 어레이 영역과 인접하여 배치되고, 전원 공급용의 전원 배선이 설치되는 전원 배선 영역을 구비하되, 상기 전원 배선 영역은 상기 메모리셀의 패턴 치수와 동일한 패턴 치수의 더미셀을 가지고 있다.
또한, 본 발명의 반도체 장치에 의한 제 5 특징은 상기 제 4 특징에 기재된 반도체 장치에 있어서, 상기 더미셀의 적어도 일부의 패턴은 상기 메모리셀 어레이 영역과 상기 전원 배선 영역의 경계선 근방 영역에 있어서, 상기 경계선에 대하여 상기 메모리셀의 적어도 일부의 패턴과 선대칭 관계로 형성된다.
또한, 본 발명의 반도체 장치에 의한 제 6 특징은 상기 제 5 특징에 기재된 반도체 장치에 있어서, 상기 더미셀은 상기 메모리셀과 정상(正像) 및 경상(鏡像)을 포함한 동일 패턴으로 형성된다.
더욱이, 본 발명의 반도체 장치에 의한 제 7 특징은 상기 제 4 내지 제 6 특징 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 더미셀은 상기 전원 배선과 전기적으로 접속되고, 상기 반도체 기판의 기판전위를 상기 전원 배선의 전위로 설정 가능한 기판 전위 설정부를 포함하고 있다.
(실시예 1)
〈전체구성〉
도 1은 본 발명의 실시예 1인 반도체 장치(DRAM을 포함하는 장치)의 레이아웃 전체구성을 나타내는 설명도이다. 동 도에 나타내듯이, 복수의 메모리셀 어레이 영역(1), 복수의 전력 배선 영역(2) 및 복수의 외주용 더미셀 영역(3)이 도시하지 않은 p형 기판 상에 레이아웃 배치된다. 그리고, 메모리셀 어레이 영역(1)과 전력 배선 영역(2)이 인접하여 서로 배치된다. 즉, 메모리셀 어레이 영역(1),(1) 사이에 반드시 전력 배선 영역(2)이 삽입되도록 레이아웃 배치되어 있다. 또한, 전력 배선 영역(2)이 형성되어 있지 않은 메모리셀 어레이 영역(1)의 외주 영역에, 메모리셀 어레이 영역(1)에 인접하여 외주용 더미셀 영역(3)이 배치된다.
복수의 메모리셀 어레이 영역(1) 각각에 복수의 메모리셀(MC)이 어레이 형상으로 배치된다.
외주용 더미셀 영역(3)은 행방향(도 1에서는 횡방향)에 인접하여 배치되는 제 1 부분 더미셀 영역(3A)과 열방향(도 2에서는 종방향)에 인접하여 배치되는 제 2 부분 더미셀 영역(3B)으로 구성된다.
〈메모리셀 영역의 레이아웃〉
도 2는 메모리셀 어레이 영역(1) 내의 1메모리셀 단위에 대응하는 레이아웃 패턴 예를 나타내는 평면도이다.
동 도에 나타내듯이, p형 기판(9) 내에 n웰 영역(10), n형 활성영역(11~14) 및 p형 활성 영역(22,23)이 선택적으로 형성되고, n웰 영역(10) 내에 n형 활성 영역(15) 및 p형 활성 영역(21)이 선택적으로 형성된다.
n형 활성 영역(11) 상에 폴리실리콘 영역(31~34)이 선택적으로 형성되고, n형 활성 영역(12) 상에 폴리실리콘 영역(35,36)이 선택적으로 형성되며, p형 활성 영역(21) 상에 폴리실리콘 영역(35,37)이 선택적으로 형성되고, n형 활성 영역(13) 상에 폴리실리콘 영역(37,38)이 선택적으로 형성되고, n형 활성 영역(14) 상에 폴리실리콘 영역(39~42)이 선택적으로 형성된다.
또, 폴리실리콘 영역은 활성 영역 상층부에 형성되고, 활성영역에의 불순물 도입은 폴리실리콘 영역 형성 후에 하기 때문에, 폴리실리콘 영역 바로 아래의 활성 영역의 도전형은 다른 영역과 반대인 도전형으로 된다. 예컨대, 폴리실리콘 영역(31) 바로 아래의 n형 활성 영역(11)의 도전형은 p형(p형 기판(9)의 도전형)이고, 폴리실리콘 영역(35) 바로 아래의 p형 활성 영역(21)의 도전형은 n형(n웰 영역(10)의 도전형)이다.
n웰 영역(10), n형 활성 영역(11~15), p형 활성 영역(21~23) 및 폴리실리콘 영역(31~42)으로 이루어진 영역이 1단위의 메모리셀을 구성하는 소자 구성요소의 레이아웃으로 된다.
더욱이, n웰 영역(10) 상에 알루미늄 등의 금속 배선 영역(51~60)(이하, "알루미늄 배선 영역"이라고 약칭함)이 제 1 층에 선택적으로 형성된다. 알루미늄 배선 영역(51)은 n형 활성 영역(11) 내의 폴리실리콘 영역(31)에 대하여 한쪽 방향(도 2에서는 위쪽)에 인접하는 한쪽 인접 영역과 컨택트 홀(71)을 거쳐 전기적으로 접속되고, n형 활성 영역(12) 내의 폴리실리콘 영역(35)에 대한 한쪽 인접 영역과 컨택트 홀(75)을 거쳐 전기적으로 접속되고, p형 활성 영역(22)과 컨택트 홀(73)을 거쳐 전기적으로 접속된다.
알루미늄 배선 영역(52)은 n형 활성 영역(11) 내의 폴리실리콘 영역(32)에 대하여 다른 쪽 방향(도 2에서는 아래쪽)에 인접하는 아래쪽 인접영역(즉, 폴리실리콘 영역(33)에 대한 한쪽 인접 영역)과 컨택트 홀(76)을 거쳐 전기적으로 접속되고, n형 활성 영역(12) 내의 폴리실리콘 영역(35)에 대한 다른 쪽 인접 영역과 컨택트 홀(77, 78)을 거쳐 전기적으로 접속되고, p형 활성 영역(21) 내의 폴리실리콘 영역(35)에 대한 한 쪽 인접 영역과 컨택트 홀(85)을 거쳐 전기적으로 접속되고, 폴리실리콘 영역(37)과 컨택트 홀(87)을 거쳐 전기적으로 접속된다.
알루미늄 배선 영역(53)은 n형 활성 영역(11) 내의 폴리실리콘 영역(34)에 대한 다른 쪽 인접 영역과 컨택트 홀(82)을 거쳐 전기적으로 접속된다. 알루미늄 배선 영역(54)은 n형 활성 영역(12) 내의 폴리실리콘 영역(36)에 대한 다른 쪽 인접 영역과 컨택트 홀(83)을 거쳐 전기적으로 접속된다. 알루미늄 배선 영역(55)은 n형 활성 영역(15)과 컨택트 홀(84)을 거쳐 전기적으로 접속된다. 알루미늄 배선 영역(56)은 p형 활성 영역(21) 내의 폴리실리콘 영역(35)에 대한 다른 쪽 인접 영역(즉, 폴리실리콘 영역(37)에 대한 한쪽 인접 영역)과 컨택트 홀(86)을 거쳐 전기적으로 접속된다.
알루미늄 배선 영역(57)은 p형 활성 영역(21) 내의 폴리실리콘 영역(37)에 대한 다른 쪽 인접 영역과 컨택트 홀(88)을 거쳐 전기적으로 접속되고, 폴리실리콘 영역(35)과 컨택트 홀(116)을 거쳐 전기적으로 접속되고, n형 활성 영역(13) 내의 폴리실리콘 영역(38)에 대한 다른 쪽 인접 영역(즉, 폴리실리콘 영역(37)에 대한 한 쪽 인접 영역)과 컨택트 홀(91),(92)을 거쳐 전기적으로 접속되고, n형 활성 영역(14) 내의 폴리실리콘 영역(40)에 대한 다른 쪽 인접 영역(즉, 폴리실리콘 영역(41)에 대한 한 쪽 인접 영역)과 컨택트 홀(98)을 거쳐 전기적으로 접속된다.
알루미늄 배선 영역(58)은 n형 활성 영역(13) 내의 폴리실리콘 영역(38)에 대한 한 쪽 인접 영역과 컨택트 홀(89)을 거쳐 전기적으로 접속된다. 알루미늄 배선 영역(59)은 n형 활성 영역(14) 내의 폴리실리콘 영역(39)에 대한 한 쪽 인접 영역과 컨택트 홀(97)을 거쳐 전기적으로 접속된다.
알루미늄 배선 영역(60)은 n형 활성 영역(13) 내의 폴리실리콘 영역(37)에 대한 다른 쪽 인접 영역과 컨택트 홀(93)을 거쳐 전기적으로 접속되고, p형 활성 영역(23)과 컨택트 홀(94)을 거쳐 전기적으로 접속되고, n형 활성 영역(14) 내의 폴리실리콘 영역(42)에 대한 다른 쪽 인접 영역과 컨택트 홀(101)을 거쳐 전기적으로 접속된다.
또, 컨택트 홀(72, 74, 79, 81, 80, 90, 95, 99, 100 및 96)은 폴리실리콘 영역(31, 32, 33, 34, 36, 38, 39, 40, 41 및 42) 각각과 도시하지 않은 배선 영역과의 전기적 접속을 도모하기 위해 설치되어 있다.
도 2에서 나타낸 1메모리셀 단위의 기본 패턴에 대한 정상(正像) 및 경상(鏡像) 패턴을 포함하고, 도 2에서 나타낸 패턴과 동일 패턴의 소자구성요소의 레이아웃이 메모리셀 어레이 영역(1) 내에 어레이 형상으로 배치된다.
도 3은 도 2의 레이아웃 구조의 메모리셀의 등가회로를 나타내는 회로도이다. 도 2에 나타낸 메모리셀은 2개의 기록 포트와 1개의 판독 포트로 이루어진 3포트구조를 가지고 있다.
동 도에 나타내듯이, NMOS 트랜지스터(Q1)의 드레인은 판독 비트선(RBL)에 접속되고, 게이트는 판독 워드선(RWL)에 접속되고, 소스는 노드(N1)에 접속된다.
NMOS 트랜지스터(Q2)의 드레인은 노드(N1)에 접속되고, 게이트는 기록 워드선(WWL1)에 접속되며, 소스는 NMOS 트랜지스터(Q3)의 드레인에 접속된다. NMOS 트랜지스터(Q3)의 게이트는 기록 비트선(WBL1)에 접속되고, 소스는 접지된다.
NMOS 트랜지스터(Q4)의 드레인은 노드(N1)에 접속되고, 게이트는 기록 워드선(WWL2)에 접속되고, 소스는 NMOS 트랜지스터(Q5)의 드레인에 접속된다. NMOS 트랜지스터(Q5)의 게이트는 기록 비트선(WBL2)에 접속되고, 소스는 접지된다.
CMOS 인버터(G1)의 입력부는 노드(N1)에 접속되고, 출력부는 노드(N2)에 접속된다. CMOS 인버터(G2)의 입력부는 노드(N2)에 접속되고, 출력부는 노드(N1)에 접속된다. 따라서, CMOS 인버터(G1),(G2)는 서로 루프 접속되는 것에 의해, 정보 기억이 가능하게 된다.
NMOS 트랜지스터(Q6)의 드레인은 반전 판독 비트선바(RBL)에 접속되고, 게이트는 판독 워드선(RBL)에 접속되고, 게이트는 판독 워드선(RWL)에 접속되며, 소스는 노드(N2)에 접속된다.
NMOS 트랜지스터(Q7)의 드레인은 노드(N2)에 접속되고, 게이트는 기록 워드선(WWL2)에 접속되며, 소스는 NMOS 트랜지스터(Q8)의 드레인에 접속된다. NMOS 트랜지스터(Q8)의 게이트는 반전 기록 비트선바(WBL2)에 접속되며, 소스는 접지된다.
NMOS 트랜지스터(Q9)의 드레인은 노드(N2)에 접속되고, 게이트는 기록 워드선(WWL1)에 접속되며, 소스는 NMOS 트랜지스터(Q10)의 드레인에 접속된다. NMOS 트랜지스터(Q10)의 게이트는 반전 기록 비트선바(WBL1)에 접속되고, 소스는 접지된다.
이하, 도 3의 NMOS 트랜지스터(Q1~Q10) 및 CMOS 인버터(G1,G2)에 대응하는 도 2의 레이아웃 부분을 설명한다.
NMOS 트랜지스터(Q1)는 폴리실리콘 영역(36) 및 폴리실리콘 영역(36)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(12)에 의해 구성되는 NMOS 트랜지스터에 상당한다. 즉, 폴리실리콘 영역(36)을 게이트 전극으로 하고, 게이트 전극에 인접한 n형 활성 영역(12)을 드레인/소스 영역으로 한 MOS 트랜지스터에 상당한다. 또, 알루미늄 배선 영역(54)이 판독 비트선(RWL)으로서 기능한다.
NMOS 트랜지스터(Q2)는 폴리실리콘 영역(32) 및 폴리실리콘 영역(32)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(11)에 의해 구성되는 NMOS 트랜지스터에 상당하고, NMOS 트랜지스터(Q3)는 폴리실리콘 영역(31)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(11)에 의해 구성되는 NMOS 트랜지스터에 상당한다. 또, 알루미늄 배선 영역(51)은 접지선으로서 기능한다.
NMOS 트랜지스터(Q4)는 폴리실리콘 영역(33) 및 폴리실리콘 영역(33)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(11)에 의해 구성되는 NMOS 트랜지스터에 상당하고, NMOS 트랜지스터(Q5)는 폴리실리콘 영역(34) 및 폴리실리콘 영역(34)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(11)에 의해 구성되는 NMOS 트랜지스터에 상당한다. 또, 알루미늄 배선 영역(53)은 접지선으로서 기능한다.
NMOS 트랜지스터(Q6)는 폴리실리콘 영역(38) 및 폴리실리콘 영역(38)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(13)에 의해 구성되는 NMOS 트랜지스터에 상당하고, 알루미늄 배선 영역(58)이 반전 판독 비트선바(RBL)로서 기능하고, 폴리실리콘 영역(38)에 판독 워드선(RWL)이 전기적으로 접속된다.
NMOS 트랜지스터(Q7)는 폴리실리콘 영역(41) 및 폴리실리콘 영역(41)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(14)에 의해 구성되는 NMOS 트랜지스터에 상당하고, NMOS 트랜지스터(Q8)는 폴리실리콘 영역(42) 및 폴리실리콘 영역(42)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(14)에 의해 구성되는 NMOS 트랜지스터에 상당한다. 또한, 알루미늄 배선 영역(60)은 접지선으로서 기능한다.
NMOS 트랜지스터(Q9)는 폴리실리콘 영역(40) 및 폴리실리콘 영역(40)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(14)에 의해 구성되는 NMOS 트랜지스터에 상당하고, NMOS 트랜지스터(Q10)는 폴리실리콘 영역(39) 및 폴리실리콘 영역(39)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(14)에 의해 구성되는 NMOS 트랜지스터에 상당한다. 또한, 알루미늄 배선 영역(59)은 접지선으로서 기능한다.
CMOS 인버터(G1)는 폴리실리콘 영역(37) 및 폴리실리콘 영역(37)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(13)에 의해 구성되는 NMOS 트랜지스터와, 폴리실리콘 영역(37) 및 폴리실리콘 영역(37)에 한 쪽 및 다른 쪽에 인접하는 p형 활성 영역(21)에 의해 구성되는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인을 전기적으로 접속하는 알루미늄 배선 영역(57)의 조합에 상당한다. 또한, 알루미늄 배선 영역(57)은 노드(N2)의 역할도 병행한다.
CMOS 인버터(G2)는 폴리실리콘 영역(35) 및 폴리실리콘 영역(35)에 한 쪽 및 다른 쪽에 인접하는 n형 활성 영역(12)에 의해 구성되는 NMOS 트랜지스터와, 폴리실리콘 영역(35) 및 폴리실리콘 영역(35)에 한 쪽 및 다른 쪽에 인접하는 p형 활성 영역(21)에 의해 구성되는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인을 전기적으로 접속하는 알루미늄 배선 영역(52)의 조합에 상당한다. 또한, 알루미늄 배선 영역(52)은 노드(N1)의 역할을 병행한다.
도 2에서는 도시하지 않지만, 폴리실리콘 영역(36),(38)에 판독 워드선(RWL)이 전기적으로 접속되고, 폴리실리콘 영역(32),(40)에 기록 워드선(WWL1)이 전기적으로 접속되며, 폴리실리콘 영역(31)에 기록 비트선(WBL1)이 전기적으로 접속되고, 폴리실리콘 영역(39)에 반전 기록 비트선바(WBL1)가 전기적으로 접속되며, 폴리실리콘 영역(33),(41)에 기록 워드선(WWL2)이 전기적으로 접속되고, 폴리실리콘 영역(34)에 기록 비트선(WBL2)이 전기적으로 접속되며, 폴리실리콘 영역(42)에 반전 판독 비트선바(WBL2)가 전기적으로 접속되는 것에 의해, 도 3의 등가회로와 동 구성으로 된다.
〈전력 배선 영역의 레이아웃〉
도 4는 도 1에서 나타낸 전력 배선 영역(2)에 형성되는 1메모리셀 단위에 상당하는 더미셀의 레이아웃 구성을 나타내는 평면도이다.
또, p형 기판(9) 상에 형성되는 n웰 영역(10), n형 활성 영역(11~15), p형 활성 영역(21~23) 및 폴리실리콘 영역(31~42)으로 된 더미셀의 레이아웃 구성은 도 2에서 나타낸 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 레이아웃 구성과 정상(正像) 및 경상(鏡像)을 포함하여 동일 형상이므로, 동일 부호를 붙이고 있다.
알루미늄 배선 영역(61)은 n형 활성 영역(11), n형 활성 영역(12) 및 p형 활성 영역(22)의 대부분의 영역 상에 형성되고, 컨택트 홀(111)을 거쳐 n형 활성 영역(11)과, 컨택트 홀(112)을 거쳐 p형 활성 영역(22)에 전기적으로 접속된다.
알루미늄 배선 영역(62)은 n웰 영역(10)을 포함하는 영역 상에 형성되고, 컨택트 홀(113)을 거쳐 n형 활성 영역(15)과 전기적으로 접속된다.
알루미늄 배선 영역(63)은 n형 활성 영역(13), n형 활성 영역(14) 및 p형 활성 영역(23) 대부분의 영역 상에 형성되고, 컨택트 홀(114)을 거쳐 p형 활성 영역(23)과 전기적으로 접속되고, 컨택트 홀(115)을 거쳐 n형 활성 영역(14)과 전기적으로 접속된다.
알루미늄 배선 영역(61~63)은 제 1 층에 형성되고, 알루미늄 배선 영역(61),(63)은 접지 전위(GND) 설정용 전력 배선으로서 기능하고, 알루미늄 배선 영역(62)은 전원 전위 설정용 전력 배선으로서 기능한다. 또한, 도 4에서는 도시되어 있지 않지만, 알루미늄 배선 영역(62)은 제 1 층과 제 2 층(제 1 층의 상층)을 전기적으로 접속하는 비아 홀(스루 홀)에 의해, 알루미늄 배선 영역(61)의 좌측 에지로부터 알루미늄 배선 영역(63)의 우측 에지에 걸쳐 큰 폭의 제 2 층의 별도의 알루미늄 배선에 접속되어 있다.
따라서, 알루미늄 배선 영역(61),(63)에 의해 p형 활성 영역(22,23)의 GND 전위 고정을 하는 것에 의해 p형 기판(9)의 기판 전위 고정이 실현되고, 알루미늄 배선 영역(61),(63)에 의해 n형 활성 영역(11),(14)의 GND 전위 고정을 하는 것에 의해 트랜지스터의 드레인/소스 영역에 상당하는 영역의 전위 고정이 실현되고, 알루미늄 배선 영역(62)에 의해 n형 활성 영역(15)의 전원 전위 고정을 하는 것에 의해, n웰 영역(10)의 전위 고정이 실현된다.
도 4에서 나타낸 1메모리셀 단위에 상당하는 더미셀의 기본 패턴에 대한 정상 및 경상 패턴을 포함하고, 도 4에서 나타낸 형상과 동일 패턴의 더미셀 영역이 열방향에 인접하여 전력 배선 영역(2) 내에 형성된다.
〈외주용 더미셀 영역의 레이아웃〉
도 5는 도 1에서 나타낸 외주용 더미셀 영역(3)에 형성되는 1메모리셀 단위에 상당하는 영역의 레이아웃 구성(일 예)을 나타내는 평면도이다.
또, p형 기판(9) 상에 형성되는 n웰 영역(10), n형 활성 영역(11~15), p형 활성 영역(21~23) 및 폴리실리콘 영역(31~42)으로 된 더미셀의 레이아웃 구성은 도 2에서 나타낸 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 레이아웃 구성과 정상 및 경상을 포함하여 동일 형상이므로 동일 부호를 붙이고 있다.
알루미늄 배선 영역(65)은 컨택트 홀(121)을 거쳐 p형 활성 영역(22)과 전기적으로 접속된다. 알루미늄 배선 영역(66)은 컨택트 홀(122)을 거쳐 n형 활성 영역(15)과 전기적으로 접속된다. 알루미늄 배선 영역(67)은 컨택트 홀(123)을 거쳐 p형 활성 영역(23)과 전기적으로 접속된다.
또, 알루미늄 배선 영역(65~67)은 제 1 층에 형성되어 접지 전위 GND 설정용이다. 따라서, 알루미늄 배선 영역(65),(67)에 의해 p형 활성 영역(22),(23)의 접지 전위 GND 고정을 하는 것에 의해 p형 기판(9)의 기판 전위 고정이 실현되고, 알루미늄 배선 영역(66)에 의해 n형 활성 영역(15)의 접지 전위 GND 고정을 하는 것에 의해 n웰 영역(10)의 전위 고정이 실현된다.
도 6은 도 1에서 나타낸 외주용 더미셀 영역(3)에 형성되는 1메모리셀 단위에 상당하는 영역의 레이아웃 구성(다른 예)을 나타내는 평면도이다.
또, p형 기판(9) 상에 형성되는 n웰 영역(10), n형 활성 영역(11~15), p형 활성 영역(21~23) 및 폴리실리콘 영역(31~42)으로 된 더미셀의 레이아웃 구성은 도 2에서 나타낸 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 레이아웃 구성과 정상 및 경상을 포함하여 동일 형상이므로 동일 부호를 붙이고 있다.
알루미늄 배선 영역(68)은 컨택트 홀(131)을 거쳐 p형 활성 영역(21)과 전기적으로 접속됨과 아울러, 컨택트 홀(132)을 거쳐 폴리실리콘 영역(36)과 전기적으로 접속된다.
알루미늄 배선 영역(69)은 컨택트 홀(133)을 거쳐 n형 활성 영역(15)과 전기적으로 접속된다. 알루미늄 배선 영역(70)은 컨택트 홀(134)을 거쳐 p형 활성 영역(23)과 전기적으로 접속된다.
또, 알루미늄 배선 영역(68~70)은 제 1 층에 형성되고 접지 전위 GND 설정용이다. 따라서, 알루미늄 배선 영역(68),(70)에 의해 p형 활성 영역(22),(23)의 접지 전위 GND 고정을 하는 것에 의해 p형 기판(9)의 기판 전위 고정을 실현하고, 알루미늄 배선 영역(69)에 의해 n형 활성 영역(15)의 접지 전위 GND 고정을 하는 것에 의해 n웰 영역(10)의 전위 고정을 실현하고, 알루미늄 배선 영역(68)에 의해 폴리실리콘 영역(36)의 접지 전위 GND 고정을 하는 것에 의해 MOS 트랜지스터의 게이트 전극에 상당하는 영역의 전위 고정을 실현한다.
도 5 및 도 6에서 나타낸 1메모리셀 단위에 상당하는 더미셀의 기본 패턴에 대한 정상 및 경상 패턴을 포함하고, 도 5 및 도 6에서 나타낸 형상과 동일 형상의 더미셀 영역이 열방향 및 행방향에 인접하여 외주용 더미셀 영역(3)의 제 1 및 제 2 부분 더미셀 영역(3A),(3B)에 각각 형성된다.
〈부분 레이아웃〉
도 7 내지 도 10은 메모리셀 어레이 영역(1), 전력 배선 영역(2) 및 외주용 더미셀 영역(3)을 포함한 부분 레이아웃 구성을 나타내는 평면도이다. 도 7 내지 도 10에서 나타낸 부분 레이아웃 영역은 예컨대 도 1의 부분 영역(7)에 상당한다. 또, 도 7 내지 도 10 각각의 단위 관계는 도 11에 나타내는 것과 같은 관계이다.
도 7 내지 도 10에 나타내듯이, 메모리셀 어레이 영역(1)과 전력 배선 영역(2)은 경계선(BC2), 경계선(BC3)을 거쳐 각각 인접하여 있고, 메모리셀 어레이 영역(1)과 외주용 더미셀 영역(3)을 거쳐 각각 인접하여 있고, 메모리셀 어레이 영역(1)과 외주용 더미셀 영역(3)(제 2 부분 더미셀 영역(3B))은 경계선(BC1)을 거쳐 인접하고 있다.
메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 소자구성요소(활성 영역(10~15),(21~23) 및 폴리실리콘 영역(31~42))의 레이아웃의 패턴과 외주용 더미셀 영역(3)의 더미셀의 패턴과는 정상 및 경상을 포함하여 동일하고 또한 양자의 패턴은 경계선(BC1)에 대하여 선대칭인 관계를 가지고 있다.
또한, 메모리셀 어레이 영역(1)의 1메모리셀 단위의 메모리셀의 패턴과 전력 배선 영역(2)의 더미셀 영역의 패턴은 정상 및 경상을 포함하여 동일하고 또한, 양자의 패턴은 경계선(BC2)에 대하여 선대칭인 관계를 가지고 있다.
〈효과〉
실시예 1의 반도체 장치는 메모리셀 형성용 마스크 패턴의 패턴치수가 메모리셀 어레이 영역(1)에 의해 종래는 크게 되는 전력 배선 영역(2)에, 메모리셀 어레이 영역(1) 내의 메모리셀과 정상 및 경상을 포함하여 동일 형상의 더미셀을 형성하고 있다.
따라서, 메모리셀 어레이 영역(1)과 전력 배선 영역(2) 사이에 있어서, 패턴 치수에 조밀차가 전혀 생기지 않고, 전체적으로 균일한 패턴치수의 메모리셀 형성용 마스크패턴을 이용하여 실시예 1의 반도체 장치가 제조되는 것으로 된다.
이와 같이 조밀차가 전혀 생기지 않는 마스크 패턴에서 포토마스크를 이용한 노광 공정을 거쳐 레지스트를 패터닝하면, 패턴 경계가 어긋나지 않는 양호한 정밀도로 패터닝을 할 수 있으므로, 메모리셀 어레이 영역(1)의 메모리셀의 패터닝 제어성을 대폭 향상시킬 수 있고, 그 결과,장치의 원료에 대한 비율이 향상한다.
더하여, 메모리셀 어레이 영역(1)과 전력 배선 영역(2)의 경계선에 대하여, 메모리셀 어레이 영역(1)의 메모리셀의 패턴과 선대칭인 패턴으로 되도록, 전력 배선 영역(2)에 더미셀을 형성하는 것에 의해, 메모리셀 어레이 영역(1)과 전력 배선 영역(2)의 경계 근방 영역에서 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀 어레이 영역(1)의 메모리셀의 패터닝 제어성을 보다 한층 향상시킬 수 있다.
더욱이, 전력 배선 영역(2) 아래쪽에 형성된 더미셀 중, p형 기판(9)과 전기적으로 접속된 영역에 컨택트를 설치하여 전력 배선배선과의 전기적 접속을 도모하는 것에 의해, p형 기판(9)의 기판 전위 고정을 할 수 있고, 회로 동작의 안정성의 향상을 도모할 수 있다.
또한, 실시예 1의 반도체 장치는 외주용 더미셀 영역(3)의 아래쪽에도, 메모리셀 어레이 영역(1) 내의 메모리셀과 정상 및 경상을 포함하여 동일 패턴의 더미셀을 형성하고 있다.
따라서, 메모리셀 어레이 영역(1)과 외주용 더미셀 영역(3)의 사이에 있어서, 전체적으로 균일한 패턴 치수의 메모리셀 형성용 마스크 패턴을 이용하여 실시예 1의 반도체 장치가 제조되는 것으로 되므로, 메모리셀 어레이 영역(1)의 소자 구성 영역의 패터닝 제어성을 더욱 향상시킬 수 있다.
더하여, 메모리셀 어레이 영역(1)과 외주용 더미셀 영역(3)의 경계선에 대하여, 메모리셀 어레이 영역(1)의 메모리셀의 패턴과 선대칭인 관계로 되도록, 외주용 더미셀 영역(3)에 더미셀 영역을 형성하는 것에 의해, 메모리셀 어레이 영역(1)과 외주용 더미셀 영역(3)의 경계 근방 영역에서 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀 어레이 영역(1)의 메모리셀의 패터닝 제어성을 더욱 향상시킬 수 있다.
그리고, 메모리셀 어레이 영역(1)의 메모리셀과, 전력 배선 영역(2)의 더미셀이 정상 및 경상을 포함하여 동일 형상이므로, 설계 단계에 있어서, 메모리셀 어레이 영역(1)에 예정하고 있던 영역을 전력 배선 영역(2)으로 변경하거나, 전력 배선 영역(2)에 예정하고 있던 영역을 메모리셀 어레이 영역(1)으로 변경할 수 있고, 유연성이 있는 제조가 가능하게 된다.
예컨대, 마스크 슬라이스 방식에서 실시예 1의 반도체 장치를 제조할 때, 마스크 공정에서 메모리셀(더미셀)의 소자 구성 요소를 형성한 후, 슬라이스 공정에서 이용하는 마스크(슬라이스 마스크)의 배선 패턴을 변경하는 것에 의해, 메모리셀 어레이 영역(1) 및 전력 배선 영역(2)의 형성개소를 적정하게 변경할 수 있다.
(실시예 2)
〈전체 구성〉
도 12는 본 발명의 실시예 2인 반도체 장치의 레이아웃 전체 구성을 나타내는 설명도이다. 동 도에 나타내듯이, 복수의 메모리셀 어레이 영역(4), 복수의 전력 배선 영역(5) 및 복수의 외주용 더미셀 영역(6)이 도시하지 않은 p형 기판 상에 레이아웃 배치된다. 그리고, 메모리셀 어레이 영역(4)과 전력 배선 영역(5)이 상호 인접하여 배치된다. 즉, 메모리셀 어레이 영역(4),(4) 사이에 반드시 전력 배선 영역(5)이 삽입되도록 레이아웃 배치되어 있다. 또한, 전력 배선 영역(5)이 형성되어 있지 않은 메모리셀 어레이 영역(4)의 외주 영역에, 메모리셀 어레이 영역(4)에 인접하여 외주용 더미셀 영역(6)이 배치된다.
복수의 메모리셀 어레이 영역(4) 각각에 복수의 메모리셀(MC)이 어레이 형상으로 배치된다.
외주용 더미셀 영역(6)은 행방향(도 12에서는 횡방향)에 인접하여 배치되는 제 1 부분 더미셀 영역(6A)과 열방향(도 12에서는 종방향)에 인접하여 배치되는 제 2부분 더미셀 영역(6B)으로 구성된다.
이와 같이, 실시예 2의 반도체 장치의 레이아웃은 실시예 1과 거의 마찬가지이다. 다만, 실시예 2에서는 실시예 1과 달리 전력 배선 영역(5)의 형성 폭이 실시예 1의 전력 배선 영역(2)보다 좁게 설정되어 있다.
〈부분 레이아웃〉
도 13 내지 도 16은 메모리셀 어레이 영역(4), 전력 배선 영역(5) 및 외주용 더미셀 영역(6)을 포함한 부분 레이아웃 구성을 나타내는 평면도이다. 도 13 내지 도 16에 나타낸 부분 레이아웃 영역은 예컨대 도 12의 부분 영역(8)에 상당한다. 또, 도 13 내지 도 16 각각의 위치관계는 도 17에 나타내는 것과 같은 관계이다.
도 13 내지 도 16에 나타내듯이, 메모리셀 어레이 영역(4)과 전력 배선 영역(5)은 경계선(BC5), 경계선(BC6)을 거쳐 각각 인접하여 있고, 메모리셀 어레이 영역(4)과 외주용 더미셀 영역(6)은 경계선(BC4)을 거쳐 인접하고 있다.
또, 메모리셀 어레이 영역(4)의 1메모리셀 단위의 메모리셀의 레이아웃 구성은 도 2에 나타낸 실시예 1의 메모리셀 어레이 영역(1)의 1메모리셀 단위의 레이아웃 구성과 정상 및 경상을 포함하여 동일하고, 외주용 더미셀 영역(6)의 제 1 부분 더미셀 영역(6A),(6B) 각각의 1메모리셀 단위에 상당하는 더미셀의 구성은 도 5 및 도 6에 나타낸 외주용 더미셀 영역(3)의 제 1 부분(3A),(3B)의 더미셀의 구성과 정상 및 경상을 포함하여 동일하다.
메모리셀 어레이 영역(4)의 1메모리셀 단위의 메모리셀의 소자 구성 요소(활성영역(10~15), (21~23) 및 폴리실리콘 영역(31~42))의 레이아웃 패턴은 외주용 더미셀 영역(6)의 더미셀의 패턴과 정상 및 경상을 포함하여 동일하고, 또한 양자의 패턴은 경계선(BC1)에 대하여 선대칭인 관계를 가지고 있다.
더하여, 메모리셀 어레이 영역(4)의 1메모리셀 단위의 메모리셀의 소자 구성 요소의 일부(n형 활성 영역(11),(14), 폴리실리콘 영역(31~34), (39~42))의 패턴과 전력 배선 영역(5)의 더미셀의 패턴과는 정상 및 경상을 포함하여 동일하고, 또한 경계선(BC4),(BC5) 각각에 대하여, 그 근방 영역에서 선대칭인 관계를 가지고 있다.
또한, 전력 배선 영역(5)의 형성 폭을 좁게 했으므로, 전력 배선 영역(5)에는 알루미늄 배선 영역(64)만이 형성된다. 알루미늄 배선 영역(64)은 컨택트 홀(141),(142)을 거쳐 n형 활성 영역(14),(11)에 전기적으로 접속된다.
알루미늄 배선 영역(64)은 제 1 층에 형성되고 접지 전위 설정용 전력 배선으로서 기능한다. 따라서, 알루미늄 배선 영역(64)에 의해 n형 활성 영역(11),(14)의 GND 전위 고정을 하는 것에 의해 p형 기판(9)의 기판 전위 고정이 실현된다. 또, 도 13 내지 도 16에서는 도시하지는 않지만, 전원 전위 강화용의 제 2 층(제 1 층의 상층)에 형성되는 별개의 금속 알루미늄 배선이 전력 배선으로서, 알루미늄 배선 영역(64)과 동일 폭으로 형성된다.
〈효과〉
실시예 2의 반도체 장치는 메모리셀 형성용 마스크 패턴의 패턴치수법이 메모리셀 어레이 영역(4)에서 종래에는 크게 되는 전력 배선 영역(5)에, 메모리셀 어레이 영역(4) 내의 메모리셀의 패턴의 일부와 정상 및 경상을 포함하여 동일한 더미셀의 패턴을 형성하고 있다.
따라서, 메모리셀 어레이 영역(4)과 전력 배선 영역(5)의 사이에 있어서, 패턴 치수에 조밀차가 거의 생기지 않고, 전체적으로 거의 균일한 패턴 치수의 메모리셀 형성용 마스크 패턴을 이용하여 실시예 2의 반도체 장치가 제조되는 것으로 되고, 메모리셀 어레이 영역(4)의 메모리셀의 패터닝 제어성을 향상시킬 수 있다.
더하여, 메모리셀 어레이 영역(4)과 전력 배선 영역(5)의 경계선에 대하여, 메모리셀 어레이 영역(4)의 메모리셀의 일부의 패턴과 선대칭인 관계로 되도록, 전력 배선 영역(5)에 더미셀을 형성하는 것에 의해, 메모리셀 어레이 영역(4)과 전력 배선 영역(5)의 경계 근방 영역에서 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀 어레이 영역(4)의 메모리셀의 패터닝 제어성을 보다 한층 향상시킬 수 있다.
더욱이, 전력 배선 영역(5) 아래쪽에 형성된 더미셀 영역 중, p형 기판(9)과 전기적으로 접속된 영역에 컨택트를 설치하여 전력 배선과의 전기적 접속을 도모하는 것에 의해, p형 기판(9)의 기판 전위 고정을 할 수 있고, 회로 동작의 안정성의 향상을 도모할 수 있다.
또한, 실시예 2의 반도체 장치는 외주용 더미셀 영역(6)의 아래쪽으로, 메모리셀 어레이 영역(4) 내의 메모리셀과 정상 및 경상을 포함하여 동일 형상인 더미셀을 형성하고 있다.
따라서, 메모리셀 어레이 영역(4)과 외주용 더미셀 영역(6)의 사이에 있어서, 전체적으로 균일한 패턴 치수의 메모리셀 형성용 마스크 패턴을 이용하여 실시예 2의 반도체 장치가 제조되는 것으로 되기 때문에, 메모리셀 어레이 영역(4)의 메모리셀의 패터닝 제어성을 더욱 향상시킬 수 있다.
더하여, 메모리셀 어레이 영역(4)과 외주용 더미셀 영역(6)의 경계선에 대하여, 메모리셀 어레이 영역(4)의 메모리셀의 패턴과 선대칭인 관계로 되도록, 외주용 더미셀 영역(6)에 더미셀을 형성하는 것에 의해, 메모리셀 어레이 영역(4)과 외주용 더미셀 영역(6)의 경계 근방 영역에서 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀 어레이 영역(4)의 메모리셀의 패터닝 제어성을 더욱 향상시킬 수 있다.
더욱이, 전력 배선 영역(5)의 형성 폭을 실시예 1에 의해 좁게 설정하는 만큼, 집적도의 향상을 도모할 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치의 제 1 특징은 반도체 장치의 메모리셀 인접 영역은 메모리셀 어레이 영역과 메모리셀 어레이 인접 영역의 경계선 근방 영역에 있어서, 경계선에 대하여 메모리셀의 적어도 일부 패턴과 선대칭인 관계로 되는 패턴의 더미셀을 형성하는 것에 의해, 메모리셀 어레이 영역과 전원 영역의 경계선 근방 영역에서 메모리셀 형성용 마스크의 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀의 패터닝 제어성을 향상시킬 수 있다.
본 발명의 반도체 장치의 제 2 특징은 메모리셀과 정상 및 경상을 포함하는 동일 패턴에서 더미셀을 형성하는 것에 의해, 메모리셀 형성용 마스크의 패턴의 조밀차가 메모리셀 어레이 영역과 메모리셀 어레이 인접 영역의 사이에서 전혀 생기지 않으므로, 메모리셀의 패터닝 제어성을 향상시킬 수 있다.
본 발명의 반도체 장치의 제 3 특징에 있어서, 더미셀은 반도체 기판의 기판 전위를 고정 전위로 설정 가능한 기판 전위 설정용 부분을 포함하므로, 반도체 기판의 기판 전위 고정을 할 수 있고, 회로 동작의 안정성의 향상을 도모할 수 있다.
본 발명의 반도체 장치의 제 4 특징에 있어서, 반도체 기판 상에 메모리셀 어레이 영역과 인접하여 배치되는 전원 배선 영역은 메모리셀의 패턴 치수와 동등한 패턴 치수의 더미셀을 가지므로, 메모리셀 형성용의 마스크의 패턴 치수가 메모리셀 어레이 영역과 전원 영역의 사이에서 동등하게 된다.
따라서, 메모리셀 형성용의 마스크의 패턴의 조밀차가 메모리셀 어레이 영역과 전원 영역의 사이에서 거의 생기지 않으므로, 메모리셀의 패터닝 제어성을 향상시킬 수 있다.
본 발명의 반도체 장치의 제 5 특성은 메모리셀 어레이 영역과 전원 배선 영역의 경계선의 근방 영역에 있어서, 경계선에 대하여 메모리셀의 적어도 일부의 패턴과 선대칭의 관계로 되는 패턴을 가지는 더미셀을 형성하는 것에 의해, 메모리셀 어레이 영역과 전원 영역의 경계선 근방 영역에서 메모리셀 형성용 마스크의 패턴 치수의 조밀차가 전혀 생기지 않으므로, 메모리셀의 패터닝 제어성을 보다 한층 향상시킬 수 있다.
본 발명의 반도체 장치의 제 6 특성은 메모리셀과 정상 및 경상을 포함하는 동일 패턴에서 더미셀을 형성하는 것에 의해, 메모리셀 형성용 마스크의 패턴의 조밀차가 메모리셀 어레이 영역과 전원 영역의 사이에서 전혀 생기지 않으므로, 메모리셀의 패터닝 제어성을 향상시킬 수 있다.
그리고, 메모리셀 어레이 영역의 메모리셀의 패턴과, 전원 영역의 더미셀의 패턴이 정상 및 경상을 포함하여 동일하므로, 제조 도중에 메모리셀 어레이 영역과 전원 영역의 변경을 적정하게 할 수 있고, 유연성 있는 제조가 가능하게 된다.
본 발명의 반도체 장치의 제 7 특성에 있어서, 더미셀은 반도체 기판의 기판 전위를 전원 배선의 전위로 설정 가능한 기판 전위 설정용 부분을 포함하므로, 반도체 기판의 기판 전위 고정을 할 수 있으므로, 회로 동작의 안정성의 향상을 도모할 수 있다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 메모리셀이 어레이 형상으로 배치된 메모리셀 어레이 영역과,
    상기 반도체 기판 상에 상기 메모리셀 어레이 영역과 인접하여 배치되고, 더미셀을 가진 메모리셀 어레이 인접영역을 포함하되,
    상기 메모리셀 어레이 인접 영역의 상기 더미셀의 적어도 일부의 패턴은 상기 메모리셀 어레이 영역과 상기 메모리셀 어레이 인접 영역의 경계선의 근방 영역에서, 상기 경계선에 대하여 상기 메모리셀의 적어도 일부의 패턴과 선대칭의 관계로 형성되는
    반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 메모리셀이 어레이 형상으로 배치된 메모리셀 어레이 영역과,
    상기 반도체 기판 상에 상기 메모리셀 어레이 영역과 인접하여 배치되고, 전원 공급용의 전원 배선이 설치되는 전원 배선 영역을 포함하되,
    상기 전원 배선 영역은 상기 메모리셀의 패턴 치수와 동등한 패턴 치수의 더미셀을 가지는 것을 특징으로 하는
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 더미셀의 적어도 일부 패턴은 상기 메모리셀 어레이 영역과 상기 전원 배선 영역의 경계선의 근방 영역에서, 상기 경계선에 대하여 상기 메모리셀의 적어도 일부 패턴과 선대칭의 관계로 형성되는
    반도체 장치.
KR1020000011713A 1999-08-27 2000-03-09 반도체 장치 KR100333202B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24112299A JP2001068635A (ja) 1999-08-27 1999-08-27 半導体装置
JP99-241122 1999-08-27

Publications (2)

Publication Number Publication Date
KR20010020652A true KR20010020652A (ko) 2001-03-15
KR100333202B1 KR100333202B1 (ko) 2002-04-18

Family

ID=17069624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000011713A KR100333202B1 (ko) 1999-08-27 2000-03-09 반도체 장치

Country Status (5)

Country Link
US (2) US6128208A (ko)
JP (1) JP2001068635A (ko)
KR (1) KR100333202B1 (ko)
CN (1) CN1255876C (ko)
TW (1) TW444381B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4553461B2 (ja) * 2000-08-23 2010-09-29 ルネサスエレクトロニクス株式会社 半導体装置、その設計方法および設計装置
JP2002118235A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置、半導体製造方法、および半導体製造用マスク
JP2002373946A (ja) * 2001-06-13 2002-12-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
KR100463196B1 (ko) * 2001-11-22 2004-12-23 삼성전자주식회사 더미 활성영역을 갖는 반도체 기억소자
JP4278338B2 (ja) 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP4190238B2 (ja) 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2005302832A (ja) * 2004-04-07 2005-10-27 Sanyo Electric Co Ltd 半導体集積回路
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2007335821A (ja) * 2006-06-19 2007-12-27 Ricoh Co Ltd 半導体記憶装置
JP2009016696A (ja) * 2007-07-09 2009-01-22 Toshiba Corp 半導体装置及びその製造方法
US20100264547A1 (en) * 2007-07-09 2010-10-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing
JP2009059735A (ja) 2007-08-29 2009-03-19 Elpida Memory Inc 半導体記憶装置
JP5412640B2 (ja) * 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
KR101061357B1 (ko) * 2009-02-17 2011-08-31 주식회사 하이닉스반도체 포토 마스크
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
JP2012164864A (ja) 2011-02-08 2012-08-30 Rohm Co Ltd 半導体記憶装置
JP2014135399A (ja) * 2013-01-10 2014-07-24 Fujitsu Semiconductor Ltd 半導体記憶装置
WO2019077747A1 (ja) 2017-10-20 2019-04-25 株式会社ソシオネクスト 半導体記憶回路
US11482542B2 (en) * 2019-02-06 2022-10-25 Rohm Co., Ltd. Semiconductor integrated circuit device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6390096A (ja) * 1986-10-01 1988-04-20 Nec Corp 半導体記憶装置
US5265045A (en) * 1986-10-31 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit device with built-in memory circuit group
JPH0715952B2 (ja) * 1988-04-13 1995-02-22 株式会社東芝 半導体記憶装置
JP3079545B2 (ja) * 1990-08-09 2000-08-21 日本電気株式会社 半導体記憶装置
EP0471535B1 (en) * 1990-08-13 1998-01-28 Nec Corporation Semiconductor memory device

Also Published As

Publication number Publication date
KR100333202B1 (ko) 2002-04-18
US6327166B1 (en) 2001-12-04
TW444381B (en) 2001-07-01
JP2001068635A (ja) 2001-03-16
US6128208A (en) 2000-10-03
CN1255876C (zh) 2006-05-10
CN1286498A (zh) 2001-03-07

Similar Documents

Publication Publication Date Title
KR100333202B1 (ko) 반도체 장치
US8482083B2 (en) Semiconductor integrated circuit device including SRAM memory cells having two P-channel MOS transistors and four N-channel MOS transistors and with four wiring layers serving as their gate electrodes
JP5149617B2 (ja) 改良されたレイアウトのｓｒａｍメモリセル
US6118158A (en) Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix
JP3575988B2 (ja) 半導体記憶装置
US6590802B2 (en) Semiconductor storage apparatus
JPH09270468A (ja) Ｃｍｏｓ型ｓｒａｍセル及びこれを用いた半導体装置
KR20140084017A (ko) 다수의 프로그래머블 영역을 갖는 게이트 어레이 아키텍처
US6747320B2 (en) Semiconductor device with DRAM inside
KR100532458B1 (ko) 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
KR100388868B1 (ko) 반도체메모리장치
JP3684232B2 (ja) 半導体装置
US5742078A (en) Integrated circuit SRAM cell layouts
KR100430206B1 (ko) 더미 셀을 이용한 셀 어레이 특성을 유지하면서, 최소의셀 어레이 면적으로 구성된 반도체 장치
KR100315591B1 (ko) 스태틱형반도체기억장치
KR100299738B1 (ko) 반도체 집적 회로
USRE36440E (en) Integrated circuit SRAM cell layouts
JPH0689988A (ja) 半導体集積回路装置
US6570264B2 (en) Semiconductor memory device
JP2000208643A (ja) 半導体記憶装置
KR100502672B1 (ko) 풀 씨모스 에스램 셀
JP5654094B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
J202 Request for trial for correction [limitation]
J301 Trial decision

Free format text: TRIAL DECISION FOR CORRECTION REQUESTED 20020814

Effective date: 20031229

FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee