JP2514327B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、た
とえば、複数の相補共通データ線を有するダイナミック
型RAM（ランダム・アクセス・メモリ）等を利用して有
効な技術に関するものである。

〔従来の技術〕

平行に配置され、同時に動作状態とされる複数の相補
信号線を有する半導体集積回路装置の一例として、たと
えば1985年９月、（株）日立製作所発行の『日立ICメモ
リデータブック』307頁〜320頁に、製品名『HM50256シ
リーズ』として記載されているダイナミック型RAMがあ
る。このダイナミック型RAMは、そのニブル読み出し動
作モードにおいて、４ビットの記憶データを同時に読み
出すため、４本の相補共通データ線が設けられる。これ
らの相補共通データ線は、その半導体基板上の大きなエ
リアを占めるメモリアレイに沿って、比較的長い距離を
平行して配置される。

〔発明が解決しようとする問題点〕

このような複数の相補共通データ線を有するダイナミ
ック型RAM等の半導体集積回路装置においては、記憶容
量の増大化や回路の微細化に伴い、次の問題の生じるこ
とが判明した。すなわち、第２図に示されるように、比
較的長い距離を平行配置される相補共通データ線の間に
は、無視できない寄生容量C1〜C7が存在する。このた
め、隣接する相補共通データ線の間で容量カップリング
が生じ、相補共通データ線上を伝達されるメモリセルか
らの読み出し信号が減衰する。すなわち、第３図に示す
ように、１つの相補共通データ線CD1に注目した場合、
非反転データ線CD1にはハイレベルの読み出し信号、反
転データ線▲▼にはロウレベルの読み出し信号が
出力される。それぞれの共通データ線お読み出し信号
は、互いの信号レベルの変化が容量カップリングによっ
て一方の共通データ線の信号に影響し、点線で示される
ように崇高な信号量が低下する。この信号量の低下は、
その共通データ線の両側に配置される信号線の信号レベ
ルが、ともにその共通データ線の信号とは逆の信号レベ
ルに変化する時最悪となり、誤読み出しの虞れが生じ
る。

この発明の目的は、動作マージンの向上を図ったダイ
ナミック型RAM等の半導体集積回路装置を提供すること
にある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
平行して配置され、同時に信号が伝達される複数の相補
信号線を２組ずつ一つの相補信号線群として群分割し、
各群の一方の相補信号線の非反転信号線あるいは反転信
号線の両側に、他方の相補信号線の非反転信号線および
反転信号線が配置されるようにし、また複数の相補信号
線の両側あるいは各群の間に回路の電源線あるいは接地
線が配置されるようにするものである。

〔作用〕

上記した手段によれば、その両側に他方の非反転信号
線および反転信号線が配置された信号線では、他方の非
反転信号線および反転信号線に出力される信号の変化に
ともない容量カップリングによって生じる影響は、互い
に逆相となるため、相殺され、また各群の両端に配置さ
れる信号線では、その片側に電源線あるいは接地線が配
置されるため、その反対側に配置される一本の信号線に
よる影響しか受けず、信号量の低下が抑えられ、誤動作
を防止したダイナミック型RAM等の半導体集積回路装置
が実現できるものである。

〔実施例〕

第１図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような一個の半導体基板上において形成され
る。

メモリアレイＭ−ARYは、第１図の水平方向に配置さ
れる４×ｎ組の相補データ線と、第１図の垂直方向に配
置されるｍ本のワード線およびこれらの相補データ線お
よびワード線の交点に結合されるメモリセルとによって
構成される。

各相補データ線は、センスアンプSAに結合される。セ
ンスアンプSAは、後述するタイミング制御回路TCから供
給されるタイミング信号φpaによって選択的に動作状態
とされ、選択されたワード線に結合される４×ｎ個のメ
モリセルから対応するデータ線に出力される微少読み出
し電圧を、図示されないダミーセルからの基準電圧を参
照して増幅し、ハイレベル／ロウレベルの２値信号を形
成する。

また、各相補データ線は、カラムスイッチCSWを構成
するスイッチMOSFET Q1・Q2〜Q15・Q16の対応するドレ
インに結合される。これらの相補データ線はその４組づ
つが一つのカラムアドレスが割り当てられ、一回の読み
出し動作において、カラム選択信号により同時に選択状
態とされる。すなわち、スイッチMOSFETのうちMOSFET Q
1・Q2〜Q7・Q8およびQ9・Q10〜Q15・Q16に代表されるよ
うに、各スイッチMOSFETのソースは、４組おきに相補共
通データ線CD0・▲▼〜CD3・▲▼に順次結
合される。また、そのゲートは共通接続され、カラムア
ドレスデコーダCDCRによって形成されるデータ線選択信
号Y0〜Ynが供給される。

この実施例では、特に制限されないが、相補共通デー
タ線CD0・▲▼とCD1・▲▼およびCD2・▲
▼とCD3・▲▼はそれぞれ一つの相補共通
データ線群として群分割され、反転データ線▲▼
の両側には、非反転データ線CD1および反転データ線▲
▼が配置される。同様に非反転データ線CD1、反
転データ線▲▼および非反転データ線CD3の両側
には、その対応する群内の他方の相補共通データ線の非
搬鉄データ線および反転データ線が配置される。また、
二つの相補強通データ線群の間、すなわち、反転データ
線▲▼および非暗転データ線CD2の間には、これ
らの相補共通データ線が平行して配置される区間におい
て、回路の接地線GNDが平行して配置される。

各相補共通データ線は、メインアンプMA0〜MA3の入力
端子に結合される。これらのメインアンプMA0〜MA3は、
後述するタイミング制御回路TCから供給されるタイミン
グ信号φmaによって動作状態にされ、共通相補データ線
によって伝達される読み出し信号を増幅するための増幅
回路とラッチ回路を含んでいる。これらのメインアンプ
MA0〜MA3の出力信号は、データバッファDBを介して入出
力端子D0〜D3に出力される。

データバッファDBは外部から供給されるライトイネー
ブル信号▲▼がハイレベルとされる読み出し動作に
おいて形成されるタイミング信号φrwにより動作状態に
され、各メインアンプから送られる読み出しデータを対
応する入出力端子D0〜D3に出力する。また、ライトイネ
ーブル信号▲▼がロウレベルとされる書き込み動作
において、上記メインアンプMAの動作タイミング信号φ
maより遅れて形成されるタイミング信号φrwにより動作
状態にされ、入出力端子D0〜D3を介して外部から供給さ
れる書き込み信号を、対応するメインアンプMA0〜MA3の
入力端子、すなわち対応する相補共通データ線CD0・▲
▼〜CD3・▲▼に伝える。

カラムアドレスデコーダCDCRは、内部相補アドレス信
号ａy0〜ａyjをデコードし、データ線選択タイミング信
号φｙに同期してデータ線選択信号Y0〜Ynを形成する。
なお、たとえば、外部端子から供給されるアドレス信号
と同相の非反転内部アドレス信号ay0と、これと逆相の
反転内部アドレス信号▲▼とを合わせて上記内部
相補アドレス信号ａy0のように表している。以下の説明
および図面においても同様である。

カラムアドレスバッファCADBは、カラムアドレススト
ローブ信号▲▼に同期して外部から供給されるＹ
アドレス信号AY0〜AYjを取り込み、内部相補アドレス信
号ａy0〜ａyjを形成して、カラムアドレスデコーダCDCR
に供給する。

ロウアドレスバッファRADBは、ロウアドレスストロー
ブ信号▲▼に同期して外部から供給されるＸアド
レスAX0〜AXiを取り込み、内部相補アドレス信号ａx0〜
ａxiを形成し、ロウアドレスデコーダRDCRに供給する。

ロウアドレスデコーダRDCRは、上記相補アドレス信号
ａx0〜ａxiをデコードし、ワード線選択タイミング信号
φｘ同期して１つのワード線およびダミーワード線を選
択するためのワード選択信号およびダミーワード線選択
信号を形成し、メモリアレイＭ−ARYに供給する。

タイミング制御回路TCは、外部から供給される三つの
制御信号ロウアドレスストローブ信号▲▼、カラ
ムアドレスストローブ信号▲▼およびライトイネ
ーブル信号▲▼を受けて、ダイナミック型RAMの動
作に必要な上記各種タイミング信号を形成し、各回路に
供給する。

前述のように、この実施例では、４組の相補共通デー
タ線は、CD0・▲▼とCD1・▲▼およびCD2
・▲▼とCD3・▲▼の二つの相補共通デー
タ線群に分割される。各群においては、反転データ線▲
▼および非反転データ線CD1あるいは反転データ
線▲▼および非反転データ線CD3をはさむように
それぞれ他方の非反転データ線および反転データ線が配
置される。また、各相補共通データ線群の間には、回路
の接地電位線GNDが配置される。このため、これらの４
組の相補共通データ線には、同時に読み出し信号が伝達
されるにもかかわらず、線間容量を媒体とする容量カッ
プリングによる信号量の低下は防止される。すなわち、
たとえばその両側に非反転データ線CD1および反転デー
タ線▲▼が配置される反転データ線▲▼に
注目した場合、隣接する二本の共通データ線CD1および
▲▼に伝達される信号変化が、容量カップリング
によって反転データ線▲▼に与える影響は、その
極性が反対でしかも同じようなレベルであるため、相殺
される。同様に、非反転データ線CD1に対する相補共通
データ線CD0・▲▼、反転データ線▲▼に
対する相補共通データ線CD3・▲▼および非反転
データ線CD3に対する相補共通データ線CD2・▲▼
のそれぞれに伝達される信号変化が容量カップリングに
よって与える影響も相殺され、信号量の低下が防止でき
る。また、二つの相補共通データ線群の間、すなわち、
反転データ線▲▼および非反転データ線CD2の間
には回路の接地線GNDが設けられるため、全相補共通デ
ータ線の両側に配置される非反転データ線CD0および反
転データ線▲▼を含め、各相補共通データ線群の
両端の共通データ線が容量カップリングによって受ける
影響は、隣接する一本の共通データ線に伝達される信号
変化によるもののみとなる。

以上の本実施例に示されるように、この発明を複数の
相補共通データ線を有するダイナミック型RAMに適用し
た場合、次のような効果が得られる。すなわち、 （１）平行して配置され、同時に信号が伝達される複数
の相補信号線を２組ずつ一つの相補共通データ線群とし
て群分割し、各群の一方の相補信号線の非反転信号線あ
るいは反転信号線の両側に、他方の相補信号線の非反転
信号線および反転信号線が配置されることで、その両側
に他方の非反転信号線および反転信号線が配置された信
号線では、他方の非反転信号線および反転信号線に出力
される信号の変化にともない容量カップリングによって
生じる影響は、互いに逆相となるため、相殺され、それ
により相補共通データ線に伝達される読出し信号の低下
を抑えることができる。また各群の両端に配置される信
号線では、その片側に電源線あるいは接地線が配置され
るため、その反対側に配置される一本の信号線による影
響しか受けず、相補共通データ線に伝達される読み出し
信号の信号量低下をさらに抑えることができるという効
果が得られる。

（２）上記（１）項により、複数の相補信号線を有する
ダイナミック型RAM等の半導体集積回路装置において、
相補共通データ線間の容量カップリングによる誤動作を
防止できるとともに、その高集積化を促進し、生産歩留
りを向上することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第１図で
は、一回のメモリアクセスによって４ビットの読み出し
データを出力するダイナミック型RAMについて説明した
が、一回のメモリアクセスで８ビット以上の読み出しデ
ータを同時に出力するものとしてもよい。この場合、８
組の相補共通データ線を４つの相補共通データ線群とし
て群分割し、各群の共通データ線を上記のような配置と
し、また各群間に接地線GNDを配置すればよい。

第１図では、二つの相補共通データ線の間に接地線GN
Dを配置したが、この接地線GNDの代わりに電源線あるい
はその他の信号線を配置するものであってもよい。ま
た、第１図では、二つの相補共通データ線群の間にのみ
接地線GNDを配置したが、全相補共通データ線の両側に
も、接地線GNDあるいは電源線等を配置することもよ
い。さらに、メモリアレイＭ−ARYおよびその周辺回路
の構成や、制御信号の組み合わせ等は種々の実施形態を
採りうるものである。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mの相補共通データ線の配置に適用した場合について説
明したが、それに限定されるものではなく、たとえばそ
の他の各種半導体記憶装置等の半導体集積回路装置にお
ける相補信号線の配置等にも適用できる。本発明は、少
なくとも平行して配置され、同時に信号が伝達される複
数の相補信号線を有する半導体集積回路装置には適用で
きるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、平行して配置され、同時に信号が伝達
される複数の相補信号線を２組ずつ一つの相補共通デー
タ線群として群分割し、各群の一方の相補信号線の非反
転信号線あるいは反転信号線の両側に、他方の相補信号
線の非反転信号線および反転信号線が配置されるように
することで、隣接する相補信号線に伝達される信号変化
に伴う容量カップリングによって生じる信号量の低下を
防止することができるものとなる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第２図は、従来のダイナミック型RAMの一例を示すブロ
ック図、 第３図は、第２図のダイナミック型RAMにおける相補共
通データ線間の容量カップリングを説明するためのタイ
ミング図である。 Ｍ−ARY……メモリアレイ、SA……センスアンプ、CSW…
…カラムスイッチ、Q1〜Q16……ＮチャンネルMOSFET、R
ADB……ロウアドレスバッファ、CADB……カラムアドレ
スバッファ、RDCR……ロウアドレスデコーダ、CDCR……
カラムアドレスデコーダ、MA0〜MA3……メインアンプ、
DB……データバッファ、TC……タイミング制御回路。C1
〜C7……線間浮遊容量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠田 孝司 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (72)発明者 安 義彦 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭56−130886（ＪＰ，Ａ) 特開 昭59−188889（ＪＰ，Ａ) 特開 昭63−160092（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】一つのワード線の選択に対応して複数の相
   補データ線が実質的に同一タイミングをもって選択され
   るメモリアレイと、 互いに並列に配置されて成るとともに、それぞれ選択の
   相補データ線から非反転信号と反転信号とが実質的に同
   一タイミングをもって伝達される複数の共通相補データ
   線と、 上記複数の共通相補データ線に対応して設けられ、上記
   共通相補データ線によって伝達される信号を増幅する複
   数の増幅回路とを含み、 上記複数の共通相補データ線２組づつの共通相補データ
   線を一つの共通相補データ線群として群分割し、上記各
   群の一方の共通相補データ線のうちの一方のデータ線あ
   るいは他方のデータ線の両側に、他方の共通相補データ
   線の一方のデータ線と他方のデータ線が配置されて成る
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】上記複数の共通相補データ線群の間には、
   これらのデータ線と平行に延長される回路の電源線ある
   いは接地線が配置されることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。