JPS63119098A

JPS63119098A - センスアンプ

Info

Publication number: JPS63119098A
Application number: JP62196550A
Authority: JP
Inventors: スタンリイ　エム．デニソン; ジェフレイ　デイー．ベレイ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1986-08-08
Filing date: 1987-08-07
Publication date: 1988-05-23
Also published as: US4754436A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は固定メモリ・セル・アレー用のセンスアンプに
関する。

従来の技術及び問題点ＶＬＳＩ技術で集積回路に設ける回路部品の数が増大し
たことにより、設計技術者には回路を出来るだけ単純に
する圧力が加えられている。更に、設計の配置規則が段
々小さくなる傾向により、回路は一層高速になった。こ
の為、比較的簡単な配置を持ち、現在のＶＬＳＩ技術の
速度に合う位に速いセンスアンプの設計が要求されてい
る。

問題点を解　する　の　　及び従って、本発明の目的は、固定メモリ・セル・アレー用
の改良されたセンスアンプを提供することである。

本発明では、複数個のビット線及びビット線プリチャー
ジ回路を持つ形式の固定メモリ・セル・アレー用センス
アンプが、前記アレーの夫々のビット線に結合された高
インピーダンス入力を持つ１次論理回路を有する。出力
バッファ回路の入力が１次論理回路の出力に結合される
。各々のビット線に結合された高入力インピーダンス装
置を使うことにより、センスアンプが速い応答時間を持
つことが保証される。

１次論理回路は、そのゲートを対応するビット線に結合
した複数個の直列接続のＰチトンネル・トランジスタを
持つダイナミック・ノア回路であることが好ましい。高
圧ノア・スイッチ手段が高圧源とＰチャンネル・トラン
ジスタの高圧側の端の聞に接続され、ノア・アース・ス
イッチ手段がアースと直列接続されたトランジスタのア
ース側の端の間に結合される。高圧スイッチが、Ｎ２Ｆ
２信号の補数に応答して、１端に高圧を印加し、アース
・スイッチ手段がＮＯＥ　１信号に応答して、＠端にア
ースを印加する。

本発明に特有と考えられる新規な特徴は、特許請求の範
囲に記載しであるが、本発明自体及びその他の特徴及び
利点は、以下図面について詳しく説明する所から最もよ
く理解されよう。

実　　施　　例第１図には、複数個のビット線１０６，１０８゜１１０
・・・１１２と交差する複数ｍの行ＷＯ，Ｗｌ。

Ｗ２．Ｗ３を持つ普通のデコード及びセンス方式が示さ
れている。行及びビット線の選ばれた交点に、対応する
アレー・トランジスタｉｏｏ、ｉ。

２．１０４等があり、そのゲートが対応する打線に接続
される。アレー・トランジスタのソースがアースに結合
される。ある交点にトランジスタがあるかないかが、ア
レーのプログラミングを表ゎす。１６個のプリチャージ
Ｐチャンネル・トランジスｐ１１６．１１８・・・１２
２及びトランジスタ１３６のゲートが、ＮＰＲＥＣＨＧ
線に結合され、そのソースが夫々ビット６１０６．１０
８・・・１１２及び線１３７に結合される。これらのト
ランジスタは、ＮＰＲＥＣＨＧが低になる時にターンオ
ンし、高い電圧■ｃＣを対応するビット線１０６゜ｉｏ
８，１ｉｏ−・・１１２及び線１３７に印加して、これ
らの線をチャージする。

各々のワード線ＷＯ，Ｗ１．Ｗ２．Ｗ３がデコーダ出力
（図面に示してない）に結合され、これからワード線電
圧が前述のワード線の内の選ばれた７つに印加される。

選ばれたワード線に結合された任意のアレー・トランジ
スタが、そのワード線の選択電圧によってターンオンし
、それが結合されているビット線をアースに向かって駆
動する。

そのビット線のＣ０ＬＤＥＣＮ　（Ｎ−０，１，２・・
・１５）が高になる時、対応するビット線が列トランジ
スタ１２４．１２６・・・１３０の内の選ばれた１つを
介して線１３７に結合される。線１３７は、Ｐチャンネ
ル・トランジスタ１３４のゲートに結合されているが、
ビット線選択トランジスタ１２４．１２６−・・１３０
の１６個全部のドレインとＰチャンネル・トランジスタ
１３６のソースにも結合されている。ビット線が選ばれ
た１つのトランジスタ１２４．１２６・・・１３０を介
して結合されると、センスアンプ１５０のトランジスタ
１３４がターンオンして、ｖｃＣを８１３８に結合する
まで、それが線１３７を低に駆動する。線１３８の高信
号により、インバータ１４０がらは、ノア回路１４２に
対する２人力の内の一方に低出力が出る。ｌ１ｌ１４６
の他方の入力ＮＨ４が低になって、回路１４２から高の
出力を発生させ、トランジスタ１４４をターンオンする
。プリチャージの間、トランジスタ１３２はｍ１３８が
アース又はその近くに保たれることを保証する。

第１図の回路では、トランジスタ１２４．１２６・・・
１３０の全てのドレインによる線１３７の大ωの静電容
量がこの線に結合されている為に、１つの問題がある。

この静電容量が、選択されたビット線と、トランジスタ
１３４，１３２、インバータ１４０、ノア・ゲート１４
２及びトランジスタ１４４で表わされるセンスアンプ１
５０との間に存在する。トランジスタ１２４，１２６・
・・１３０は何れも、センスアンプ１５０に結合された
時にそれが持込む抵抗値を最小限に抑える為に、夫々ア
レー・トランジスタ１００，１０２．１０４・・・等の
寸法の約５乃至１０倍でなければならない。

上に述べた抵抗値及び静電容量の組合せが、センスアン
プ１５０の応答を遅くする様に作用する。

第２図には、本発明の好ましい１実施例による、ＲＯＭ
アレーと組合されるセンスアンプの回路図が示されてい
る。センスアンプはトランジスタ３２．３４．３６，３
７．３８．５６で構成される。

トランジスタ３４．３６，３７．３８の各々はＰチャン
ネル装置であって、そのゲートがＲＯＭアレーの夫々の
列１０，１２．１３．１４に接続され、そのソース・ド
レイン通路が何れも直列に接続されている。Ｐチャンネ
ル・トランジスタ３２及びＮチャンネル・トランジスタ
４０も、ソース・ドレイン通路がトランジスタ３４．３
６，３７゜３８のソース・ドレイン通路と直列に接続さ
れている。トランジスタ３２のソースが高圧源ｖＣｃに
結合され、トランジスタ４０のソースがアース電位■ｓ
ｓに接続される。トランジスタ４０のドレインがＮチャ
ンネル・トランジスタ５６のゲートに接続される。

各々ノ列＄１１１０．１２，１３．１４と直列に対応す
るＰチヤンネル・トランジスタ４１，４２゜４４．４６
が入っており、これらのトランジスタのソースがＶ。Ｃ
に接続されていて、信号Ｎ０ＯＬＤＥＣＯ１ＮＯＯＬＤ
ＥＣ１、Ｎ０ＯＬＤＥＣ２、Ｎ０ＯＬＤＥＣ３によって
駆動される。これらのトランジスタは列線１０，１２，
１３．１４をブリチャジする為に使われる。これらの死
線は、そのドレインがｇＱ″ａする死線に接続され且つ
そのソースがアースに結合された夫々のトランジスタ２
４．２６．２８．３０によりアースに放電する。

これらのトランジスタのゲートは何れもＤＩＳＲＯＭｉ
ｉ！３１に結合される。

行ＷＯ，Ｗｌ、Ｗ２．Ｗ３と列１０，１２，１３．１４
の選ばれた交点に、Ｎチャンネル・トランジスタ１６．
１７，１８．２０があり、そのゲートが対応するワード
線に接続され、そのドレインが対応する列線又はビット
線に接続され、そのソースがアースに接続されている。

これらのトランジスタがＲＯＭアレーのプログラミング
を表わす。

破線の囲み７７の中にある回路が、ブロック７６．７８
．８０′″ｒ−繰返されている。同様に、Ｎチャンネル
・トランジスタ５８，６０．６２のゲートが、夫々ブロ
ック７６．７８．８０から線８４゜８６．８８に結合さ
れる。各々のトランジスタ５６．５８．６０．６２のソ
ース・ドレイン通路が直列に接続されている。トランジ
スタ５６のドレインにＰチャンネル・トランジスタ５４
のドレインが接続され、トランジスタ５４のソースがｖ
ｃｃに接続される。トランジスタ６２のドレインにＮチ
ャンネル・トランジスタ６６のドレインが接続され、ト
ランジスタ６６のソースがアースに接続される。両方の
トランジスタ５４．６６のゲートがＯＥ２線７２に接続
される。更にトランジスタ５６のドレインにノア・ゲー
ト６８の一２方の入力が接続されている。ノア・ゲート
６８の他方の入カフ０がＮ１−（４線である。ゲート６
８の出力がトランジスタ７４のゲートを駆動する。トラ
ンジスタ７４のソースがアースに接続され、そのドレイ
ンがプリチャージされたＷ（図に示してない）に接続さ
れている。ブロック９０は、ブロック７７゜７６．７８
．８０に含まれていないアレーの残りの部分を表わす。

第１図と共に第３図の時間線図を参照して説明すると、
Ｑ２の間、ＤＩＳＲＯＭ線３１の信号が高になり、トラ
ンジスタ２４，２６，２８．３０をターンオンし、これ
らのトランジスタがビット線１０，１２．１３．１４を
放電させる。この放電の後、Ｐチャンネル・トランジス
タ３４．３６゜３７．３８が全てターンオンする。Ｎ０
Ｅ１線の信号が最初高であるから、トランジスタ４０が
トランジスタ３４，３６，３７．３８のソース及びドレ
インをアースする。その後ＤＩＳＲＯＭが０２の終りに
低になり、トランジスタ２４．２６゜２８．３０をター
ン７１”７する。Ｎ０ＯＬＤＥＣＯ。

Ｎ０ＯＬＤＥＣＩ・Ｎ０ＯＬＤＥＣ１５（７）内（７）
３１ばれた１つが低になって、１つのブロック７７゜７
６．７８．８０にある対応する１つのトランジスタ４１
．４２，４４．４６をオンに駆動し、こうしてそのビッ
ト線をｖｃｃにプリチャージする。

例えばその線が列線１３であり、Ｗ３行線の信号がトラ
ンジスタ１８をターンオンする場合、このトランジスタ
が列線１３をｖＣＣからアースへ放電する。この時、線
１３がＶ。Ｃに駆動されることによってターンオフした
１〜ランジスタ３７がターンオンする。Ｎ０Ｅ１がアー
スに下がって、Ｐチャンネル・トランジスタ３２をター
ンオンすると共にトランジスタ４０をターンオフする時
、アースにあったｊ〜ランジスタ３４．３６．３７．３
８の全てのソース及びドレインが■。０になる。Ｖｃｏ
にあるトランジスタ３８のソースがトランジスタ５６を
オンに駆動する。

Ｎ０Ｅ１が低になる時に、ブロック７６．７８゜８０に
あるどの列線も高でない時、すなわち、どれも選択され
ていない時、■ｃｃがトランジスタ５８．６０．６２の
ゲートに伝達され、これらの全てをターンオンする。ト
ランジスタ５６．５８゜６０．６２が全部オンであると
、−旦ＯＥ２の信号が上昇する時、トランジスタ６６が
ターンオンし、トランジスタ５４がターンオフし、ノア
・ゲート６８の入力線５５は低である。この為、一方の
入力が低であると、２番目のマシン・サイクルのＱ４に
、ＮＨ４線７０の信号が低になる時、ノア・ゲート６８
の出力が高になり、トランジスタ７４をターンオンする
。何れか１つの線８２，８４．８６．８８が低であると
、高信号レベルが入力線５５に送られ、この結果、出力
が低になり、トランジスタ７４がオフに保たれる。トラ
ンジスタ７４のドレインがプリチャージ出力節に接続さ
れているから、これによって高の出力信号になる。

従って、アレー内の特定の行及び列に対し、その接続点
にトランジスタがあれば、その時トランジスタ７４がタ
ーンオンし、出力節（図に示してない）をアースに放電
する。その接続点にトランジスタがなければ、出力節は
放電しない。

本発明のセンスアンプは簡単な構成により、単純な配置
に適していると共に、高速で動作することの出来る構造
になる。トランジスタ３４．３６゜３７．３８は比較的
小さく、大体アレー・トランジスタ１６．１７．１８．
２０の寸法の約２．５倍に作ることが出来る。同様に、
トランジスタ５６．５８．６０．６２はトランジスタ３
４．３６゜３７．３８の寸法の大体２．５倍に作ること
が出来る。こういうことが可能なのは、各々のビット線
とセンスアンプの間の各々の節に於ける相互接続の静電
容ωが比較的小さい為である。

本発明を実施例について説明したが、この説明は本発明
を制約するものと解してはならない。以上の説明から、
当業者には本発明の実施例の種々の変更が考えられよう
。従って、特許請求の範囲は、本発明の範囲内に含まれ
る全ての変更を包括するものであることを承知されたい
。

以上の説明に関連して更に下記の項をｎ示する。

（１）　　複数個のビット線及びビット線プリチャージ
回路を持つ形式の固定メモリ・セル・アレー用のセンス
アンプに於て、夫々のビット線に結合された高インピー
ダンス入力を持つ１次論理回路と、該１次論理回路の出
力に結合された出力バッフ１回路とを有するセンスアン
プ。

（２）　　第（１）項に記載したセンスアンプに於て、
前記１次論理回路がノア回路であるセンスアンプ。

（３）　　第（２）項に記載したセンスアンプに於て、
前記１次論理回路が、そのゲートが夫々のビット線に結
合された複数個のＰチャンネル電界効果トランジスタで
あるセンスアンプ。

（４）　　複数個のビット線及びピッ１〜線プリチヤー
ジ回路を持つ形式の固定メモリ・セル・アレー用のセン
スアンプに於て、１組のビット線の内の夫々のビット線
に結合された高インピーダンス入力を持つダイナミック
・ノア回路と、該ダイナミック・ノア回路の出力に結合
された入力を持つインバータ回路と、該インバータ回路
の出力に結合された入力を持つ出力バッファ回路とを有
するセンスアンプ。

（５）　　第（４）項に記載したセンスアンプに於て、
前記ダイナミック・ノア回路が、前記１組のビット線の
内の夫々のビット線に結合されたゲートを持つ複数個の
Ｐチャンネル・トランジスタを有するセンスアンプ。

（６）　　第（５）項に記載したセンスアンプに於て、
前記Ｐチャンネル・トランジスタのソース−ドレイン通
路が直列に結合されており、高圧ノア・スイッチ手段が
その高圧側の端に結合されていて、Ｎ　ＯＥ　１　ｆｔ
、制御信号に応答して高圧側の端に高圧をｒＦｌＩ閑し
、ツアーアース・スイッチ手段がそのアース側の端に結
合されていて、Ｎ０Ｅ１制御信号に応答してアース側の
端にアース電位をｌ＃ｌ閉じ、出力線が直列接続された
Ｐチャンネル・トランジスタのアース側の端に結合され
ているセンスアンプ。

（７）　　複数個のビット線及びビット線プリチャージ
回路を持つ形式の固定メモリ・セル・アレー用のセンス
アンプに於て、対応する１組のビット線の夫々のビット
線に何れも結合された高インピーダンス入力を持つ複数
個のダイナミック・ノア回路と、該ダイナミック・ノア
回路の夫々の出力に結合された入力を持つナンド回路と
、該ナンド回路の出力に結合された入力を持つ出力バッ
ファ回路とを有するセンスアンプ。

（８）　　第（７）項に記載したセンスアンプに於て、
各々のダイナミック・ノア回路が、夫々のビット線にゲ
ートが結合されたｌｉ数個のＰチャンネル・トランジス
タを含むセンスアンプ。

（９）　　第（８）項に記載したセンスアンプに於て、
前記Ｐチャンネル・トランジスタのソース・ドレイン通
路が直列に結合されており、その高圧側の端に高圧ノア
・スイッチ手段が結合されていて、Ｎ０Ｅ１ｔ、ｔｉｌ
ｌ信号に応答して前記高圧側の端に高圧を開開し、その
アース側の端にノア・アース・スイッチ手段が結合され
ていて、Ｎ０Ｅ１１１Ｊｉｌｌ信号に応答して前記アー
ス側の端にアース電位を開開し、前記直列接続されたＰ
チャンネル・トランジスタのアース側の端に出力線が結
合されているセンスアンプ。

（１０）　　第（９）項に記載したセンスアンプに於て
、前記ノア・アース・スイッチ手段がＮチャンネル・ト
ランジスタであって、そのソース・ドレイン通路が前記
直列接続されたＰチヤンネル・トランジスタのアース側
の端及びアースの間に結合されていると共に、そのゲー
トがＮ０Ｅ１信＠源に結合出来る様になっているセンス
アンプ。

（１１）第（９）項に記載したセンスアンプに於て、前
記ノア高圧スイッチ手段がＰチャンネル壷トランジスタ
であって、そのソース・ドレイン通路が高圧源と前記直
列接続されたＰチャンネル・トランジスタの高圧側の端
との間に接続されているセンスアンプ。

（１２）　　第（１）項に記載したセンスアンプに於て
、前記ナンド回路が複数個のＮチャンネル・トランジス
タを持ち、その各々のゲートが対応するノア回路の出力
に結合されると共に、そのソース・ドレイン通路が、Ｎ
チャンネル・トランジスタ・スイッチを介してアースに
結合されたアース側の端、及びＰチャンネル・トランジ
スタ・スイッチを介して高圧に結合された高圧側の端と
直列に接続されており、前記トランジスタ・スイッチの
ゲートが共にＯＥ２信号源に結合されているセンスアン
プ。

（１３）第（１２）項に記載したセンスアンプに於て、
前記直列接続されたＮチャンネル・トランジスタの高圧
側の端に結合された１つの入力、及びＮ　８４制御信号
源に結合された別の入力を持っていて、前記ノア・ゲー
トを付能及び不作動にするノア・ゲートを有するセンス
アンプ。

【図面の簡単な説明】

第１図は従来のセンスアンプの回路図、第２図はＲＯＭ
アレーと共に示した本発明のセンスアンプの回路図、第
３図は第１図の回路の時間線図である。

Claims

【特許請求の範囲】

　複数個のビット線及びビット線プリチャージ回路を持
つ形式の固定メモリ・セル・アレー用のセンスアンプに
於て、夫々のビット線に結合された高インピーダンス入
力を持つ１次論理回路と、該１次論理回路の出力に結合
された出力バッファ回路とを有するセンスアンプ。