JPS581884A - スタティックｒａｍの電源供給方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本Ｖ＠男はスタティックランダムアクセスメモリ（本明
細書では、スタティックＲＡＭとする）Ｋ関し、特に、
メモリセルへの電源供給方式に関すゐＯ 一般に、スタティックＲＡＭにおいては、マトリクス状
に多数のメモリセルが配列されており、通常、各メモリ
セルは双安定クリップフロップ回路によって構成されて
いる。従って、各メモリセルの記憶状態すなわちアリツ
ブフロップ状態を保持するために、各メモリセルに所定
の電源電圧が印加されている。従東、このようなメモリ
セルの電源電圧は常に一定でちゃ、この結果、スタティ
ックＲＡＭの消費電力が大きいという問題点があったＯ 本発明の目的は、メ毫すセルの供給電圧を選択時および
非選択時に応じて切替える、たとえば、非選択状態のメ
モリセルの供給電圧なζＯメモリ竜ルの記憶内容が反極
しない１度重で引下げるという構想にもとづき、スタテ
イツタＲＡＭの消費電力特に、メモリセルの消費電力を
低減させ、前述の従来形における問題点を鱗決する仁と
にある。

以下、図面により本発明を説明する。ｗ！璽図（人。

第２図（４）および１１１３図（ＡＦｉ一般的なＭＯＳ
スタティックＲＡＭのメモリセルを示す回路図である。

イスレのメモリセルも、４つ乃至６つのトランジスタか
らなｐｌすなわち、交差結合したドライバトランジスタ
Ｑ、、　Ｑゎ　トランスファトランジスタＱ、、　Ｑ、
および２つの負荷からなる。この角荷は、第１図（４）
の場合、ゲート−ドレイン短絡のエンハンスメント形ト
ランジスタＱｓ＝Ｑ−であり、また、第２場合の場合、
ゲート−ドレイン短絡のデプレシ璽ン形トツンジスタＱ
ｔ＝Ｑａ、さらに、１１１３図囚の場合、抵抗Ｒｓ＝　
＆　　である。このような負荷とトツンジスタＱ、、Ｑ
徒は双安定の７リツプフロツプ回路を構成しており、こ
の７リツプ７０ツブ状態すなわち記憶状態を保持する九
めＫ、フリツプフロツプ回路Ｋｅ′ｉ接地電圧（Ｖ８８
）と電源電圧（晃Ｄ）とが印加されている。

上述の２つの電源間電圧すなわちｖＤＤと７リツプ７０
ブプ回路に流れる総負荷電流ＩｔｌＤとの関伴を第１図
＠）、第２図（Ｂ）および輌３図（８）Ｋ示す。

１１ＥＩＩ％ＩＩＣＡ）のメモリセルの場合を示す第１
図の）ＫＴｈイ？ｔｉ、電源電圧′ｖＤＤは、ＶＤ！ｌ
＞！１ｖｔｈを満足し危ければないうただし、ｖｔｈＦ
ｉトランジスタＱ。

〜Ｑ、の共通スレッシ為ホールド電圧を示す。なお、ζ
ζでは説明を単純化するため、トランジスタのバッタゲ
ートバイアス効果によるｖｔ　ｈの変化＃ｉ特に考慮せ
ず、ｖｔｋＦｉ一定と考える（以下同じ）。

壇曳、第２図囚Ｏメ４１７セルの場合を示す第２図＠に
おいては、　焉、　）ｖｔｂ％　を満足しなければなら
ない。ただし、ｖｏはトランジスタ９１〜Ｑ４の共通ス
レッシ、ホールド電圧を示す。さらに、第３ｍ囚のメ毫
りセルの場合を示す１１３図（６）においても、Ｖａｎ
　＞　Ｖｔｂ　　を満足しなければならない。いずれの
場合でも、電源電圧ｖＤｌ、が増加すれば、電流■Ｉ、
。４増加する。従来、このような電源電圧ＶＤ、。

を一定に且つｈ為ハイレベルたとえばＶ、　　Ｋ設定し
ていたために、電流ＩＤＤ　（＝　Ｌ＋）　’Ｉｄ大き
く、従って、消費電流が大きかった。なお、第１図（４
）。

第２場合および第３図ＣＡＳにおいて、ＷＬＦｉワード
線、ＢＬ、ＭＬはビット線を示す。

本発明によれば、メモリセルが選択時においては、電源
電圧ｖＤゎをハイレベル隻　に保持するが、メ４１Ｊ七
ルが非選択時においては、電源電圧ＶＤＴ５を記憶状態
が反転しない程度のローレベルｖＬＫｖ少せしめ、これ
によシ、非選択状態のメモリセルの消費電力を低減し、
従つて、ＲＡＭ全体の消費電力を低減する。なお、ｊＩ
！際には、１つの選択セルｏｔｍ電圧をハイレベル■、
にし且つ他の非選択セルの電源電圧をローレベルζにす
ることは配線上から困難であシ、従りて選択ワード線も
しくは選択ビット線に接続されたメモリセルの電源電圧
をハイレベルＶ、にし且つ他の非選択ワード線もしくは
非選択ビット線にＷ！絖され几メモリセルの電源電圧を
ローレベルｖＬ　　にしている。

第４図〜＠７図は本発明に係るスタティックＲＡＭＤｔ
ｌｌ供給方式の蒙１．箒２．第３および第４０奥施例を
示すプ讐ツク回路図である０第４図〜第７図においては
、ｌワード線（図示せず）に接続されたｎ個のメ毫り（
ルＣ０゜＋　Ｃｏｔ　＋・・・・・・。

Ｃ０，、−ｔ　　を示しである０いずれの場合にあって
も、メモリセルの供給電圧ＶＤゎ′はワード線電位と同
位相で変化する電圧ＶＩ　Ｋよって制御される０すなわ
ち、＠４ｍにおいては、 鳩≧Ｖｏ＠　’ｐ　Ｖ＠＞　（Ｖｔｂ：　　）　９　ン
ジＸ　ｐ　Ｑ、Ｏスレッシ為ホールド電圧）Ｏ場合 Ｖｅｔｏ’　＝　Ｖｌ）Ｄ　Ｃ！Ｖｍ　）ｖ、　＜Ｖ、
、　＋　Ｖ□の場合、 ｖＤｔｌ’　＝ｘ％　−Ｖ、ｋ（ｍｖＬ）の２１！１ｍ
の供給電圧が得られる。従って、ワード線の選択時には
、高い電圧が。がメモリセルＱ６　＋ＣＨ＠、、、、、
、、　Ｃ６ｅ　、−ＩＫ供給され、他方、ワード線の非
選択時には、低い電圧Ｖ。−ｖｔｈがメ４１Ｊ七ルＣｏ
ｏ　＊　Ｃｏｓ　＋−６−、＊　Ｃｏ　＊　ｍ　−ｒ　
Ｋ供給されゐ。

第５図においては、電圧Ｖ、と基準電圧Ｖ、との比較に
よって２つの供給電圧が得られる。すなわち、 一≧■、の場合、 ηｔｏ’　”　Ｖ、　＋　ｖｔｈ　ｔたはｖ２．のどち
らか低い方（麿′Ｖ、） −＜Ｖ、の場合、 η、、’＝ｖ、−ｖい（−Ｖ、） ０２種１１１１０供給電圧が得られる。従って、ワード
線の選択時には、高い電圧Ｖ、−Ｖ、、ｔたはＶＤＤの
どちらか低い方がメモリセルＣ４１、Ｃｓ＋　、−＝。

Ｃ，、、に供給され、他方、ワード線の非選択時　、Ｋ
ａ、低いｔ圧Ｖ、　−ｖｔ　ｈがメモリ＊　ｋ　Ｃｅ　
ｅ　＊　Ｃｏ　１．−＝、。

（：：、、ｎ−１［供給されるｏｉた、ｌｌｌ６Ｉｌｌ
においては、第５図のトランジスタＱｏ　（’代りにｎ
個（ｎは１以上の整数）０ダイオードＤ、、　Ｄ、・・
・・・・、　ｌ）Ｉ、を用い、低い供給電圧■Ｄｓ’　
ｔ’　ＶＤ！ｌ　−ＩＩＶｆ（Ｖｆｔｉ　／　イ＊−ド
の順方向電圧）とじ九ものである。また、第１図におい
ては、別電源の電圧Ｖｃｃ　を外部もしく稚内部から供
給するものであり０すなわち、１ｐ１５図、第６ｍおよ
び第７図においては、低い供給電圧は電圧Ｖ、　＋　ｖ
ｔｋとしてでなく、他の手段によって一定電圧として与
えられるものである。

ｍＳ図は第４！！！１の詳細な回路図であって、特に、
電圧−がワード線電位と同位相で発生させるための回路
例を示したものである。＠８図においては、簡単にする
ため罠、２行、２列のメモリセルＣ，，，Ｃ，、、ｃ、
、、　ｃ、１　を示してあり、メモリセルＣｅ＊、Ｃｏ
ｔはワード線ＷＩ、ＯＫ、メモリセルＣｕｅ、ＣＨはワ
ード線ＷＬ、　　Ｋ１１ｌｌされ、オた、メモリセルへ
・、Ｃ１，はピッシ一対ＩＬ、、ＢＬ、に、メモリセル
ｃａｔ　　Ｃ１ｌけビット線対ＢＬ＋、ＢＬ＋”絖され
ている。

ワード線ＷＬ、、ＷＬＩ　Ｏ選′択はデコーダ１シよび
ドライバ２−０．２−１Ｋよって行われる。各Ｆ。

ライバ２−０．２−ＩＫは、本−明に係石電源供給方式
を行うための供給電源切替回路３−０゜３−１が並列Ｋ
１１ｌｌされてお夛、各切替回路は、トランジスタＱｓ
＋　＊　Ｑｔ　ｍｅ　Ｑｓｓおよびキャノ（シタＣから
な為プートストラップ回路によって構成されている。な
お、４は読出し／書込奉回路である０次に、第８図ＯＩ
ｌ路動作を説−するＯ曳とえば、ワード線孔。が非選択
状態にある場合を想定する０こＯ場合、デコーダ１の出
力電圧Ｖｗｅはハイであり、従ってワード腺電位隆。は
ローレベルとなｐ、各メモリセルＣ＊ｅ＊Ｃ＊ｓのトラ
ンス７γトランジスタら、Ｑ４は閉成状１１１に保持さ
れる。他方、切替回−３−Ｏにおいては、Ｆランジスタ
Ｑ＋ｓは導通状態であ夕、従って、ノードＮ、Ｆｉｌｌ
ｌｊｌｋ電位に保持され石。ζＯ結果、キャパシタＣＦ
ｉ）ランジスタＱ１゜を介して充電され、ノードＮ、の
電位すなわち電圧焉　はｖｌゎ一η、となる。従って、
この場合、メ侵す’ｋ　ｋ　Ｃ６＠　＊　Ｃｏ　ｔ　”
　ノ供給電圧Ｖ。ＤＯａ　％　−２Ｖ、。

という−一しベル罠なゐ〇 次に、ワード＠　乳、　　が選択されると、切替回路３
−Ｏにおいて、ブートストラップ効果が発生する。すな
わち、電圧Ｖ、。′がハイレベルからローレベルに変化
してトランジスタＱ＋＋がカットオフすると、ノードＮ
ｌがトランジスタＱい　を介して充電されゐに従い、ノ
ードＮ、の電位すなわち電圧−は押上げられて電圧ＶＤ
、より高くなる。この結果、供給電圧Ｖ□。′はｖ、Ｄ
というハイレベルとなる。

すなわち、ワード線電位ｖ１゜に応じて、２つの供給電
圧ＶＤＩ　−２Ｖ＠　ｙ　＋　ＶｇＢ　カｌ　％　’Ｊ
　＊　ｋ　Ｃｏ１　、　Ｃ６１に対して切替えられたこ
とＫなる。ワード線電位１１についても同様である。

ｆた、メモリセルの負荷に使用されている題Ｓ）ランジ
スタの電流特性は、この場合には、単純に表ｂＪｔＦ！
、ＩＤ＝　Ｋ　（Ｖ、−２Ｖｔｋ）０１ａ係にあるとみ
てよい。従って、たとえば％　Ｖ、、　＝ＳＶ、Ｖ、。

−ＩＶであれば、上述のように１供給電圧−（＝馬。）
を供給電圧Ｖ、（ｍｙ、、　−２Ｖｔｂ）とした場合Ｋ
ｉｄ、非選択時ｏｔ滝Ｉｔと選択時ｃａｔ流１１　　と
の電流比ＩＪＩっ　は、 であり、つまり、非選択ワード線Ｋ１１ｌ！されたメモ
リセルにおいて消費電力が約１／１０となる。

なお、上述の実施例において燻、メ４リセルの供給電源
電圧會ワード線〇遥択、非選択に応じて切替えているが
、ｊａｈｊｋルの供給電源電圧をピッＦ線対Ｏ遺択、非
選択に応じて切替えることもで自為。

以上説明したように本斃明によ糺ば、非選択時Ｏメ４９
セルの供給電源電圧を小にして、メモリセルの消費電力
を低減させているＯで、スタテイツタＲＡＭ全体ｏｔｍ
費電力を低減さ−を為ととができ、前述の従来形におけ
る問題点の解決に役立つものである。

【図面の簡単な説明】

第１図（５）、第２図（転）および第３図ＣＡ）は一般
的なＭＯＳスタティックＲＡＭのメモリセルを示す回路
図、第１図（８）、第２図■およびｗ４３図（ＩＩは第
１図（至）、第２囚人および第３図Ｎのメモリセルの−
９−ＩＤＤ曲線図、第４図〜第７図は本発明に係るスタ
テックＲＡＭの電源供給方式のＩＩ１．ＩＩ！２゜Ｗ４
３および第４の実施例を示すブロック回路図、第８図は
第４図の詳細な回路図である。 １：デコーダ ２−ｏ、２−１：　ドライバ ３−０．３−１　：供給電源切替回路 ４：読出し／書込み回路 ｃｌＩＯ１Ｃｏ＋＋、、、、、、＋　ｃｏｌ、−１＋　
Ｃ１６＋　ｃｌｌ　　：メモリセル。 特許出願人 富士通株式会社 特許出願代理人 ９Ｐ場士　青　木　　　　朗 弁理士　西　舘　和　之 弁理士　円　１）室　男 弁理士　山　口　昭　之 １国 （Ｂ） ＤＤ 第　２１１Ｉ （Ｂ） １ｏ。 第３図 （Ｂ） １ｏ。 ＊ｉ、図 第５［

Claims (1)

1. 【特許請求の範囲】 １、マトリクス状に配列された被数のメモリセルを具備
   するＭＯ８スタティックＲＡＭにおいて、非選択線に接
   紗されたメモリセルの供給電源電圧を選択１１に接続さ
   れたメモリセルの供給電源電圧より低くしたことを特徴
   とするスタティックＲＡＭの電源供給方式。 ２、非選択線および選択線が、それぞれ、非選択ワード
   線および選択ワード線である特許請求の範囲第１項に記
   載のスタティックＲＡＭの電源供給方式。 ３、非選択線および選択線が、それぞれ、非選択ビット
   線および選択ビット線である特許請求の範！！ＩＩＨ項
   に記載のスタティックＲＡＭの電源供給方式。