JPS6199994A

JPS6199994A - 半導体記憶装置

Info

Publication number: JPS6199994A
Application number: JP59218475A
Authority: JP
Inventors: Tetsuo Matsumoto; 哲郎松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-19
Filing date: 1984-10-19
Publication date: 1986-05-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
メモリアレイが複数のメモリマットに分割されて構成さ
れたダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）に利用して有効な技術に関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その記憶容量の増大のために多数のメモリ
セルが構成される。ごれらのメモリセル゛が接続される
ワード線又はデータ線は、多数のメモリセルが結合され
ることによって、その配線長が長くなる。このように配
線長が長くなると、信号伝播遅延時間が大きくなってし
まう。そこで、メモリアレイを複数のメモリマットに分
割して、上記１つのワード線又はデータ線に接続される
メモリセルの数を減らすことが考えられている。しかし
ながら、このように分割されて構成されたメモリアレイ
の選択信号を形成するアドレスデコーダは、非選択のメ
モリマットにおいてもそのアドレスデコーダの動作によ
ってワード線又はデータ線を非選択状態にさせるもので
あるため、動作速度が遅くなるばかりでなく、無駄な電
流消費が生じるという問題がある。（アドレスデコーダ
については例えば特開昭５６−７４８９０号公報参照）〔発明の目的〕この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。

この発明の他の目的は、高速動作化と低消費電力化を図
った半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数のマットに分割されたメモリアレイにお
けるアドレスデコーダとして、所定のアドレス信号を受
ける１６１理ゲ一ト回路の出力信号を実′質的なマント
切り換え用のアドレス信号によって制御される第１の伝
送ゲー）ＭＯＳＦＥＴを通して、選択タイミング信号を
ワード線又はデータ線に伝える第２の伝送ゲートＭＯＳ
　Ｆ　ＥＴのゲートに供給するとともに、上記マント切
り換え用のアドレス信号の反転信号ドよって制御され、
上記第１の伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲートと
第２の伝送ゲートＭＯＳＦＥＴゲートとの間にスイッチ
ＭＯＳＦＥＴを設けるものである。

〔実施例〕

第１図には、約３２ＫＸ８ビツト構成のダイナミック型
ＲＡＭ集積回路（以下、ＩＣと称する）のブロック図が
示されている。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。

そして、各、メモリアレイＭ−ＡＲＹ１．Ｍ７ＡＲＹ２
において、カラム系（データ線）信号線は、８対の相補
データ線対が一組とされ、同図においては縦方向に向か
うよう形成されている。すなわち、メモリアレイを８ブ
ロツク（マント）に分けて構成するのではなく、８ビツ
トのデータは、同一のメモリアレイ内の互いに隣合う８
本の相補データ線対に対して、１つのアドレスが割り当
てられ、同図では横方向に順に配置される。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して共通に横方向
に向かうよう形成され、同図では縦方向に順に配置され
る。

上記相補データ線対は、カラムスイッチＣ−３Ｗｌ、Ｃ
−３Ｗ２を介して８対の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図においては、上記共通
相補データ線対は横方向に走、りている、この共通相補
データ線対ＣＤ１．ＣＤ２は、メインアンプＭＡ１．Ｍ
Ａ２の入力端子にそれぞれ接続される。

センスアンプＳＡ１．ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増幅
するものである。

ロウアドレスバッファＲ−ＡＤＢは、外部端子からのｍ
＋１ビツトのアドレス信号ＲＡＤを受け、内部相補アド
レス信号ａ　Ｑ−ａｍ、ａ　Ｑ−ｗａｎを形成して、ロ
ウアドレスデコーダＲ−ＤＣＨに送出する。なお、以後
の説明及び図面においては、一対の内部相補アドレス信
号、例えばａｏ、ａＯを内部相補アドレス信号１−０と
表すことにする。

したがって、上記内部相補アドレス信号ａＯ〜ａｍ、ａ
Ｏｘａｍは、内部相補アドレス信号立０〜土ｍと表す。

ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
ａＯｘａｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎ＋ｌピントのアドレス信号ＣＡＤを受け、内部相補ア
ドレス信号ａＯｘａｎ、丁０−τｎを形成して、カラム
アドレスデコーダＣ−ＤＣＲ１，Ｃ−ＤＣＲ２に送出す
る。なお、上記内部相補アドレス信号の表し方に従って
、図面及び以下の説明では、上記内部相補アドレス信号
ａＱ〜ａｎ、ａ□−ａｎを内部相補アドレス信号上０〜
土ｎと表す。

上記カラムアドレスデコーダＣニーＤＣＲ１，！−Ｃ−
ＤＣＲ２とは、上記分割されたメモリアレイＭ−ＡＲＹ
１．　メモリアレイＭ−ＡＲＹ２に従ってそれぞれ設け
られる。上記アドレス信号信号１０〜土ｎに従った８組
の相補データ線対を対応する共通相補データ線対に接続
するために、カラムアドレスデコーダＣニーＤＣＲ１，
Ｃ−ＤＣＲ２は、特に制限されないが、上記アドレス信
号ａＯ〜上ｎをデコードし、データ線選択タイミング信
号φｙに同期した選択信号を形成する。

カラムスイッチＣ−５ＷＩ、Ｃ−５Ｗ２は、上記カラム
アドレスデコーダＣ−ＤＣＲ１，Ｃ−ＤＣＲ２によって
形成された選択信号を受け、上記８組の相？１１データ
線対を対応する８組の共通相補データ対にｔｉ続する。

なお、同図では、上記相補データ線対及び共通相補デー
タ線対は、１本の線により現している。

入出力回路１１０は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ入カバソファとにより構
成され、読み出し時には、動作状態にされた一方のメイ
ンアンプＭＡＬ又はＭＡ２の出力を増幅して外部端子Ｄ
Ｏ〜０７に送出する。

また、書込み動作時には、上記外部端子Ｄｏ−０７から
供給された書込み信号は、上記入出力化Ｉ１０に含まれ
るデータ入カバソファによって上記　　−５共通相補デ
ータ線対ＣＤＩ、ＣＤ２に供給される。

同図では、この書き込み回路は、本願発明とは直接関係
がないので、上記書込み用の信号経路を省略して描かれ
ている。

内部制御信号発生回路ＴＯは、２つの外部制御信号Ｃ３
（チップセレクト信号）、ＷＥ（ライトイネーブル信号
）と、上記アドレス信号ａＯ−ａｍ及びａＯ〜ａｎを受
けるアドレス信号変化検出回路ＡＴＤで形成されたアド
レス信号の変化検出信号φとを受けて、メモリ動作に必
要な各種タイミング信号を形成して送出する。

第２図には、上記カラムアドレスデコーダＣ−ＤＣＲ１
，Ｃ−ＤＣＲ２の一実施例の回路図が示されている。以
下の説明において、ＭＯＳＦＥＴはエンハンスメント型
のＮチャンネルＭＯＳＦＥＴである。

カラムアドレスデコーダＣ−ＤＣＲ１は、次の回路素子
によって構成される。データ線タイミング発生回路（図
示せず）によって形成されたデータ線選択タイミング信
号φｙは、アドレス信号ａＯ，ａｏによって制御される
図示しない伝送ゲートＭＯＳＦＥＴを通すことによって
、特に制限されないが、２つのデータ線選択タイミング
信号φｙｏ＋　　φｙｌに変換される。上記２個のデー
タ線選択タイミング信号φｙＯ１φ３ｒｌは、伝送ゲー
トＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１を介してカラムスイ
ッチＣ−３ＷＩを構成するスイッチＭＯＳ　Ｆ　ＥＴの
ゲートに供給される（図示せず）。このカラムスイッチ
ＭＯＳＦＥＴは、メモリアレイＭ−ＡＲＹＩの相？ｉｌ
ｉデータ線と共通相浦データ線とを接続させるものであ
る。

これらの伝送ゲートＭＯＳＦＥＴＱＩＯ，Ｑｌｌは、次
の２種類のアドレスデコーダ機能を持った回路によって
選択される。すなわち、アドレス信号ａ１〜ａｎ−１は
、並列形態にされた駆動ＭＯＳＦＥＴＱ２〜Ｑ４のゲー
トに供給される。これらの駆動ＭＯ３ＦＥ′ｒ′Ｑ２〜
Ｑ４の共通接続ささたドレインは出力端子とされる。プ
リチャージ信号φｐを受けるプリチャージＭＯＳＦＥＴ
ＱＩは、上記出力端子と電源電圧ＶＣＣとの間に設けら
れる。これによって、グイナミソク型のノア（ＮＯＲ）
ゲート回路が構成される。

また、特に制限されないが、上記ノアゲート回路におけ
る無駄な電流消費の発生を防止するとともに、アドレス
バッフｙＣ−ＡＤＢの負荷を軽くするため、上記駆動Ｍ
ＯＳＦＥＴＱ２〜Ｑ４のソース電極は共通接続され、こ
の共通接続されたソース電極と回路の接地電位点との間
にパワースイッチＭＯＳＦＥＴＱ５が設けられる。この
ＭＯＳＦＥＴＱ５のゲートには、マット切り換え用の反
転アドレス信号丁ｎが供給される。

上記ノアゲート回路の出力信号は、伝送ゲートＭＯＳＦ
ＥＴＱ６．Ｑ７を通して上記伝送ゲートＭＯＳＦＥＴＱ
Ｉ　Ｏ，Ｑｌ　１のゲートに伝えられる。これらの伝送
ゲートＭＯＳＦＥＴＱ６．Ｑ７のゲートには、マット切
り換え用の反転アドレス信号ａｎが供給される。また、
上記伝送ゲー）ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１と伝送
ゲートＭＯＳＦＥＴＱ６．Ｑ７のゲートとの間には、逆
相の非反転アドレス信号ａｎを受けるスイッチＭＯＳＦ
ＥＴＱ８．Ｑ９が設けられる。

一方、メモリアレイＭ　−Ａ　ＲＹ　２に対して設けら
れるアドレスデコーダＣ−ＤＣＲ２は、上記アドレスデ
コーダＣ−ＤＣＲ１と類似のＭＯＳＦＥＴ”　Ｑ　１　
’〜Ｑｌ　１’により構成されている。ただし、上記マ
ット切り換え川の相補アドレス信号ａｒｔ、ａｎは上記
アドレスデコーダＣ−ＤＣＲ１の場合とは逆に供給され
る。すわなち、ノアゲートＩｆｉｌ路（Ｑ４’　〜Ｑ４
’　）　に設けらａるパワ−スイッチＭＯＳ　Ｆ　ＥＴ
Ｑ　５°のゲートには、非反転アドレス信号ａｎが供給
される。また、このノアゲート回路の出力（ｆ’５号を
伝える伝送ゲートＭＯＳＦＥＴＱ６’　、Ｑ７”のゲー
トには、非反転アドレス信号ａｎが供給され、ス４７チ
ＭＯＳＦＥＴＱ８”、Ｑ９′のゲートには反転アドレス
信号ａｎが供給される。

なお、カラムスイッチｃ−ｓｗｉ及びＣ−５Ｗ２の選択
信号を形成する残りのアドレスデコーダ回路は、上記ノ
アゲート回路に供給されるアドレス信号の組み合わせが
異なるものの上記類似の゛回路によって構成される。

次に、この実施例回路のデータ線選択動作を説明する。

チップ非選択状態のプリチャージ期間においては、ノア
ゲート回路のプリチャージＭＯＳＦＥＴＱｌ、Ｑｌ’　
はオン状態にされ、その出力信号をハイレベルにしてい
る。また、特に制限されないが、マット切り換え用のア
ドレス信号ａｎ、ｉｎのみは上記プリチャージ期間にハ
イレベルにされｔいる。したがワて、上記伝送ゲートλ
’０５ＦＩＥＴＱ６，０．７及びＱ６°、Ｑ７’　はオ
ン状態にされる。

チップ選択状態によって、アドレスバッファ回路が動作
して相補アドレス信号ａＱ、丁Ｏ〜ａｎ。

丁ｎが供給される。この場合、アドレス信号ａＯ〜ａｎ
がロウレベルでアドレス信号１０〜ａｎがハイレベルな
ら、まず、アドレス信号ａＯのロウレベルとアドレス信
号ａＯのハイレベルによって、図示しないデータ線選択
タイミング信号φｙＯを伝達する伝送ゲー）ＭＯＳＦＥ
Ｔはオン状態のままとされ、データ線選択タイミング信
号φｙ１を伝達される伝送ゲートＭＯＳ　Ｆ　ＥＴはオ
フ状態にされる。

また、アドレス信号ａ１〜ａｎ−１のロウレベルによっ
て駆動ＭＯＳＦＥＴＱ２〜Ｑ４　（Ｑ２゜〜Ｑ４′）は
オフ状態のままにされる。

そして、アドレス信号ａｎのハイレベルによって、アド
レスデコーダＣ−ＤＣＲ１の伝送ゲートＭＯＳＦＥＴＱ
６．Ｑ７は共にオン状態のままとされる。アドレス信号
ａｎのロウレベルによってスイッチＭＯＳＦＥＴＱＢと
Ｑ９はオフ状態にされる。

これに対して、アドレスデコーダスＣ−ＤＣＲ２の伝送
ゲートＭＯＳＦＥＴＱ６’　、Ｑ７°は、アドレス信号
ａｎのロウレベルによりオフ状態にされる。また、スイ
ッチＭＯＳＦＥＴＱ８°、Ｑ９゛はアドレス信号ａｎの
ハイレベルによってオン状態にされる。この結果、上記
類似のノアゲート回路の出力信号によって同様にオン状
態にとどまッテイた伝送ゲー）ＭＯＳＦＥＴＱＩ　Ｏ’
　、Ｑ１１″は、そのゲート電圧がスイッチＭＯＳＦＥ
ＴＱＢ’　、Ｑ９’　のオン状態によりロウレベルのア
ドレス（（１，号ａｎに従ったロウレベルにされるから
オフ状態になる。

これによって３、データ線選択タイミング信号φｙのハ
イレベルに従ってデータ線選択タイミング信号φｙＯが
ハイレベルになった時、この選択タイミング信号φｙＯ
に結合され、ただ１つオン状態にとどまっていた伝送ゲ
ートＭＯＳＦＥＴＱＩ　Ｏを通してカラムスイッチｃ−
ｓｗｉに伝えられ、それによってデータ線と共通データ
線が接続されるものとなる。この場合、上記伝送ゲート
ＭＯＳＦＥＴＱＢはデータ線選択タイミング信号φｙＯ
がロウレベルの時に既にオン状態にされるものであるた
め、データ線選択タイミング信号φｙｏのハイレベルと
ともに、そのゲート、チャンネル間のＭＯＳ容量による
セルフプートストラップがかかり、そのゲート電圧が昇
圧される。これにより、上記データ線選択タイミング信
号φｙＯは、レベル損失なくカラムスイッチ回路ｃ−ｓ
ｗｉに伝えられる。

この時、上記昇圧されたＭＯＳＦＥＴＱＩ　Ｏのゲート
電圧によって伝送ゲー）ＭＯＳＦＥＴＱ６はオフ状態に
される。これによって、アドレスデコーダ側の寄生容量
と上記ＭＯＳ容量とは分割されるので、プートストラッ
プ電圧は上記寄生容量との電荷分散によるレベルの低下
が生じない。

なお、アドレスデコーダＣ−ＤＣＲ１における他のノア
ゲート回路は、上記アドレス信号の組み合わせではその
駆動ＭＯＳＦＥＴのうちいずれか少なくとも１つの駆動
ＭＯＳＦＥＴがオフ状態にされる。これにより、その出
力信号はロウレベルされるので上記データ線選択タイミ
ング信号φｙＯをカラムスイッチＣ−３ＷＩに伝える伝
送ゲートＭＯＳＦＥＴを全てオフ状態にさせるものであ
る。

また、アドレスデコーダＣ−Ｄ　ＣＲ２Ｊ、：おいては
、代表として示されたノアゲート回路に設けられたパワ
ースイッチＭＯＳＦＥＴＱ５′のように、アドレス信号
ａｎのロウレベルによってオフ状態にされる。このため
、その全出力信号はハイレベ　　ルのままとされる。し
かし、上述のように上記スイッチＭＯＳＦＥＴＱ（１°
、Ｑ９゛　と類似のＭＯＳＦＥＴによって全ての伝送ゲ
ートＭＯＳ　Ｆ　Ｅ　ＴＱｌ　Ｏ’　、Ｑｌ　ｌ’　と
類似の伝送ゲー）ＭＯＳＦＥＴはオフ状態にされるもの
である。このようにして、伝送ゲートＭＯＳＦＥＴやノ
アゲート回路を通すことなく、スイッチＭＯＳ　Ｆ　Ｅ
Ｔによって直接に伝送ゲートＭＯＳＦＥＴをオフ状態に
できるので非選択のメモリアレイＭ−ＡＲＹ２は、高速
に非選択のデータ線を決定することができるものとなる
。また、非選択とされたメモリアレイＭ−ＡＲＹ２のカ
ラムアドレスデコーダＣ−ＤＣＲ２のノアゲート回路は
実質的に選択動作を行わないから無駄な電流消費を行わ
ない。

以上の説明では、メモリアレイの分割によって実質的に
データ線長を分割するものであるが、同様にワード線を
分割する構成であってもよい、この場合には、その分割
数に応じてロウアドレスデコーダが設げら、れるので、
これらの分割されたロウアドレスデコーダに対して上記
同様に本発明を適用するものである。また、特に制限さ
れないが、４マツト、８マフトのようにメモリアレイを
分割した場合には、ロウアドレスデコーダとカラムアド
レスデコーダの双方に本発明を適用できるものである。

〔効　果〕

（１）データ線を選択するカラムスイッチ回路又はワー
ド線に選択タイミング信号を伝える伝送ゲートＭＯＳＦ
ＥＴのゲートとアドレスデコーダの出力端子との容量カ
ット用のＭＯＳ　Ｆ　ＥＴを利用し、これにスイッチＭ
ＯＳＦＥＴを加えるという簡単な構成によってマット切
り換え用のデコードｎ能を付加することができる。これ
により非選択のメモリアレイ（マント）に対する上記伝
送ゲートＭＯＳＦＥＴを直接にオフ状態にできるから、
高速に、非選択メモリアレイを非選択状態とすることが
できるという効果が得られる。

（２１上記【１）のデコーダ機能によって、アドレスデ
コーダを構成する論理ゲート回路を非動作状態にするこ
とができる。言い換えるならば、論理ゲート回路にマッ
ト切り換え用のアドレス信号によって制御されるパワー
スイッチＭＯＳＦＥＴを設けて非選択時の無駄な電流消
費を禁止することにより、大幅な低消費電力化を図るこ
とができるという効果が得られる。

（３）上記（２）により、非選択のメモリアレイにおけ
る論理ゲート回路の出力信号は、その入力アドレス信号
に無関係に一定のレベルにとなる。これにより、入力端
子側から見た入力容量値が軽減できるものとなる。すな
わち、上記論理ゲート回路は入力端子と出力端子とは等
価的にキャパシタを構成するものと見にることができ、
入力側のレベルに応じて出力側のレベルが変化する場合
、その出力側のレベルの変化量に応じた電荷供給を入力
側から行う必要があるからである。したがって、上記の
ように非選択のメモリアレイに屈するアドレスデコーダ
を非動作状態にして、その出力レベルの変化を禁止させ
ることにより、その入力信号を形成するアドレスバッフ
１の実質的な負荷容量は軽減され、結果としてアドレス
デコーダの出力信号の高速化を実現できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリアレイ
からの読み出し又は言き込みは１ピントの単位で行うも
のであってもよい、また、アドレス信号の供給は、共通
のアドレス信号端子からアドレスストローブ信号ＲＡＳ
。

ＣＡＳ等に同期させて時分割方式により行うものであっ
てもよい。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ　（リード・オンリー・メモリ）にあっても、上述の
ようにメモリアレイを複数に分割することを条件として
広く適用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、第２図は、そのアドレスデコーダ回路の一実施例を示す
回路図である。Ｍ　　Ａ　ＲＹ　ｌ　、　Ｍ　　Ａ　ＲＹ　２・・メモ
リアレイ、ＳＡＩ、ＳＡ２・・センスアンプ、Ｒ−ＡＤ
Ｈ・・ロウアドレスデコーダ、Ｃ−５ＷＩ、Ｃ−５Ｗ２
・・カラムスイッチ、Ｃ−ＡＤＢ・・カラムアドレスバ
ッファ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−Ｄ
ＣＲＩ、Ｃ−ＤＣＲ２・・カラムアドレスデコーダ、Ｍ
Ａｌ、ＭＡ２・・メインアンプ、ＴＯ・・タイミング発
生回路、ＡＴＤ・・アドレス信号変化検出回路、Ｉｌｏ
・・入出力回路第１図ＡＧ

Claims

【特許請求の範囲】１、複数のマットに分割されたメモリアレイと、所定の
アドレス信号を受けてそのメモリマットの選択信号を形
成する論理ゲート回路と、実質的なマット切り換え用の
アドレス信号によって制御され、上記論理ゲート回路の
出力信号を伝達する第１の伝送ゲートＭＯＳＦＥＴと、
上記第１の伝送ゲートＭＯＳＦＥＴを通して供給された
選択信号によって制御され、選択タイミング信号をワー
ド線又はデータ線に伝える第２の伝送ゲートＭＯＳＦＥ
Ｔと、上記マット切り換え用のアドレス信号の反転信号
によって制御され、上記第１の伝送ゲートＭＯＳＦＥＴ
のゲートと第２の伝送ゲートＭＯＳＦＥＴゲートとの間
に設けられたスイッチＭＯＳＦＥＴとからなるアドレス
デコーダとを含むことを特徴とする半導体記憶装置。２、上記論理ゲート回路は、上記実質的なマット切り換
え用のアドレス信号の反転信号を受けるパワースイッチ
ＭＯＳＦＥＴによって回路の接地電位が供給されるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。３、上記メモリアレイは、ダイナミック型ＲＡＭを構成
するものであることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。