KR100327711B1 - Ｄｒａｍ - Google Patents

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Abstract

본 발명은 블록으로 세분된 어드레스 공간을 가지며, 개별 블록의 메모리 셀이 제어기에 의해 공급된 RAS(row address signal) 신호에 의해 활성화될 수 있는 DRAM에 관한 것이다. 각각의 개별 블록은 RAS 신호로부터 유도된 독립 활성화 신호에 의해 활성화된다. 상이한 블록에 대한 활성화 신호는 부분적으로 시간적으로 중첩되어 연속적으로 상기 상이한 블록에 공급된다. 적어도 2개의 상이한 블록의 부분적인 동시 활성화로 인해 데이터 레이트가 단 하나의 블록 활성화에 비해 증가된다.

Description

ＤＲＡＭ {DRAM}
DRAM의 어드레스 공간은 공지된 바와 같이 물리적으로 1 행으로 나란히 배열되며 논리적으로 2행으로 나란히 배열된 다수의 블록으로 세분된다. 논리적으로 볼 때, 2행으로 포개진 2개의 블록이 하나의 블록을 형성한다.
논리적으로 볼 때, 4 메가비트의 메모리 용량을 가진 DRAM(4 M DRAM)은 4개의 블록을 포함하는 한편, 16 M DRAM은 8개의 블록을 포함한다.
이것에 대한 것은 4개의 블록(0, 1, 2, 3)을 가진 논리적 어드레스 공간이 도시된 도 1을 참고할 수 있다.
이러한 DRAM에서 RAS 주기는 개별 행의 어드레싱, 상응하는 메모리 셀의 내부 데이터의 평가로 이루어지며, 비트 라인의 보상 또는 '등화(equalize)' 까지 지속된다. RAS 주기는 활성화된 블록의 주기가 끝날 때에 비로소 종료된다.
이것은 도 4에 상세히 도시된다. 도 4의 상부에는 제어기에 의해 공급되는 RAS 신호가 도시된다. 상기 RAS 신호로부터 워드 라인 신호(WL)가 유도되며, 상기 워드 라인 신호(WL)로부터 대응하는 화살표로 도시된 비트 라인 신호(BL)가 얻어진다. CAS는 열 어드레스 신호(column address signal)를 의미하는 한편, DO는 얻어진 데이터 출력을 나타낸다. 도 4에 나타나는 바와 같이, RAS 신호의 주기 시간(Tcycle)은 특히 액세스 시간(tRAC) 및 예비 충전 시간으로 이루어진다. 액세스 시간은 예컨대 60ns인 한편, 주기 시간(Tcycle)은 전형적으로 110ns이다.
주기 시간의 단축이 바람직한데, 그 이유는 그것에 의해 DRAM의 신속한 판독이 이루어지기 때문이다. 예컨대, FPM(fast page mode) 동작은 보다 신속한 액세스를 가능하게 한다. 그러나, FPM 동작은 하나의 페이지, 즉 논리 블록의 열(도 1의 파선 화살표 참고)에 국한되며, 이것은 4 M DRAM에서 전체 어드레스 공간의 0.05%, 즉 4Mbit의 2kbit를 의미한다.
본 발명은 블록으로 세분된 어드레스 공간을 가지며, 개별 블록의 메모리 셀이 제어기에 의해 공급되는 RAS 신호(row address signal)에 의해 활성화될 수 있는 DRAM에 관한 것이다.
도 1은 4 M DRAM의 논리적 어드레스 공간에 대한 개략도이고,
도 2는 본 발명에 따른 DRAM에서의 활성화 신호 1 및 2의 파형을 나타내며,
도 3은 본 발명에 따른 DRAM에서의 여러 신호의 파형을 나타내고,
도 4는 기존 DRAM에서의 여러 신호의 파형을 나타낸다.
본 발명의 목적은 매우 짧은 주기 시간을 가짐으로써 상당히 신속한 데이터 액세스를 가능하게 하는 DRAM을 제공하는 것이다.
상기 목적은 전술한 방식의 DRAM에서 개별 블록이 RAS 신호로부터 유도된 독립 활성화 신호에 의해 활성화되고, 상이한 블록에 대한 활성화 신호가 시간적으로 일부 중첩되어 연속적으로 상기 상이한 블록에 공급됨으로써, 적어도 2개의 상이한 블록의 부분적인 동시 활성화로 인해 데이터 레이트가 단 하나의 블록의 활성화에 비해 증가됨으로써 달성된다.
본 발명에 따른 DRAM, 즉 후술되는 바와 같이 약 60ns의 주기 시간을 가지며 FRC(fast RAS cycle) DRAM이라 하는 DRAM에서는 적어도 하나의 미리 선택된 블록의 활성화가 끝나기 전에, 하나 또는 다수의 비활성화된 블록이 활성화될 수 있다. 따라서, RAS 신호의 주기 시간이 현저히 단축되고 거의 절반으로 감소될 수 있다. 주기 시간의 단축은 특히 RAS 주기에서 적은 예비 충전 시간에 의해 이루어진다.
통상의 긴 예비 충전 시간의 경우에는, 별도의 스위칭 없이 기존 DRAM의 표준 모드로부터 본 발명에 따른 DRAM의 FRC 모드로 바뀔 수 있다. 즉, 시간 손실 없이 표준 모드와 FRC 모드 사이의 '점프'가 이루어질 수 있다.
전술한 바와 같이 FPM 동작에서 전체 어드레스 공간의 0.05%에 대한 어드레스 제한이 이루어지는 한편, 본 발명에 따른 FRC DRAM에서는 상기 제한이 현저히 작다: 본 발명에 따른 FRC 디램에서 연속적인 X 어드레스는 동일 저장 블록에 놓일 수 없다. 그러므로, 4M 디램에서, X 어드레스가 블록(0)에 놓인후, 블록(1-3)이 이용될 수 있고(도 1과 비교), 이렇게 블록(1-3)이 이용된다는 것은 어드레스 공간의 75%가 자유롭게 이용된다는 것을 의미한다. 16 M DRAM에서는 자유로이 이용될 수 있는 어드레스의 상기 량이 더욱 커진다.
본 발명에 따른 DRAM에서는 개별 블록에 대한 활성화 신호가 서로 독립적으로 발생된다. 이것은 활성화 신호의 시작 및 끝이 각각 RAS 신호로부터 유도됨으로써 이루어질 수 있다. 그러나, 활성화 신호의 시작만이 RAS 신호로부터 유도되고, 활성화 신호의 끝은 내부 타이머에 의해 세팅될 수도 있다. 이러한 '복원 타이밍'(Restore Timing)은 개별 메모리 블록에서, 즉 상기 블록에 대해 개별적으로 발생되고 지금까지와 같이 중앙에서 미리 주어지지 않는다.
동일한 것이 워드 라인의 디코더 전압 및 트리거 전압에도 적용된다.
본 발명에 따른 DRAM이 예컨대 4개의 독립 블록을 가지면, 즉 예컨대 4 M DRAM이면, 하위 X 어드레스가 블록 선택을 위해 사용될 수 있다. 따라서, 2개의 연속하는 어드레스가 동일한 블록에 놓일 확률이 현저히 감소될 수 있다. 실제로, 어드레스의 대부분이 순차적으로 액세스됨으로써, 동일한 블록의 어드레스가 차례로 나타나지 않는다.
제어기가 최후 액세스 어드레스로부터의 분리에 따라 동작하는 2개의 상이한 시간 제어(타이밍)를 이용하면, 동일한 블록에 대한 액세스가 차례로 이루어지지 않을 수 있다. 동일한 것이 부가 비트의 저장에 의해서도 얻어질 수 있다.
본 발명에 따른 DRAM에 의해, 4개의 블록에서 순차 액세스시 정상 DRAM 주기 시간의 약 55%의 주기 시간, 통계학적 액세스시 정상 DRAM 주기 시간의 67%의 주기 시간 및 실제 사용시 정상 DRAM 주기 시간의 약 60%의 주기 시간이 얻어질 수 있다.
본 발명에 따른 DRAM에서 활성화 신호가 RAS 신호로부터 유도되기 때문에, 'CAS-before-RAS-모드'가 불가능하다.
이하, 첨부한 도면을 참고로 본 발명을 구체적으로 설명한다.
도 4 및 1은 이미 설명되었다. 도 1은 기존 DRAM 및 본 발명에 따른 DRAM에서의 논리적 어드레스 공간을 나타낸다.
도 2에 나타나는 바와 같이, RAS 신호로부터 활성화 신호(1, 2)가 유도된다. 활성화 신호(1, 2)의 시작 및 끝은 RAS 신호의 펄스로부터 얻어진다. 대안으로서, 전술한 바와 같이 활성화 신호의 시작만이 RAS 신호로부터 유도되고, 활성화 신호의 끝은 DRAM의 내부 타이머에 의해 미리 주어진다. 이것은 도 2에서 활성화 신호(2')에 대해 파선 화살표로 표시된다.
도 3은 4M DRAM에서의 신호 파형에 대한 구체적인 예를 나타낸다. 여기서, 제어기의 RAS 신호는 60ns의 주기 시간(Tcycle)을 가지며, 상기 주기 시간 중에서 5ns의 예비 충전 시간이 포함된다. 액세스 시간(tRAS)은 기존의 DRAM에서와 같이 60ns(도 4 참고)이다.
도 3의 실시예에서, RAS 신호로부터 워드 라인에 대한 활성화 신호로서 2개의 신호(WL10X) 및 (WL00X)가 얻어지고, 상기 2개의 신호로부터 재차 비트 라인 신호(BL10Y) 및 (BL00Y)가 유도된다. 상기 비트 라인 신호(BL10Y) 및 (BL00Y)는 서로 부분적으로 중첩되고, 이것은 데이터 출력(DO)에서 높은 데이터 레이트를 야기시킨다(도 3 과 도 4 비교).
본 발명에서는 DRAM에서 제어기의 RAS 신호로부터 발생되는 독립 블록 활성화 신호에 의한 블록별 활성화가 중요하다. 이로 인해, 현재 블록이 비활성화되기 전에 다음 블록이 활성될 수 있다.
도 2 및 3의 실시예에서 각각 2개의 활성화 신호가 서로 중첩되지만, 3개의 활성화 신호가 중첩되는 것도 가능하다. 다만, 상기 활성화 신호가 상이한 블록에 의해 시간적으로 차례로 공급되는 것이 보장되어야 한다.

Claims (5)

  1. 어드레스 공간이 블록으로 분할되는 DRAM에 있어서,
    메모리 셀을 가지는 메모리 블록;
    펄스를 가지는 RAS를 공급하는 제어기를 포함하며;
    상기 메모리 블록은 각각 시작과 끝을 가지며, 상기 RAS로부터 유도된 활성화 신호에 의해 활성화되며, 상기 각각의 메모리 블록은 독립 활성화 신호를 가지며; 그리고
    상이한 메모리 블록에 대한 상기 활성화 신호는 상기 RAS 펄스로부터 상기 활성화 신호의 시작과 끝을 각각 유도함으로써 시간적으로 일부 중첩되어 상기 상이한 메모리 블록에 차례로 공급되며, 얻어진 데이터 레이트는 단지 하나의 메모리 블록의 활성화에 비해 적어도 2개의 상기 상이한 메모리 블록이 부분적으로 동시에 활성화됨으로써 증가되는 것을 특징으로 하는 DRAM.
  2. 제 1항에 있어서, 활성화 신호의 지속 시간이 상기 RAS로부터 유도되는 것을 특징으로 하는 DRAM.
  3. 제 1항에 있어서, 상기 활성화 신호의 지속 시간이 내부 타이머에 의해 공급되는 것을 특징으로 하는 DRAM.
  4. 제 1항에 있어서, 상기 RAS는 펄스 주기 및 상기 펄스 주기보다 훨씬 짧은 예비 충전 시간 주기를 포함하는 것을 특징으로 하는 DRAM.
  5. 어드레스 공간이 블록으로 분할되는 DRAM에 있어서,
    메모리 셀을 가지는 메모리 블록;
    펄스를 가지는 RAS를 공급하는 제어기; 및
    상기 활성화 신호의 각각의 주기를 결정하는 내부 타이머를 포함하며;
    상기 메모리 블록은 각각 시작과 끝을 가지며, 상기 RAS로부터 유도된 활성화 신호에 의해 활성화되며, 상기 각각의 메모리 블록은 독립 활성화 신호를 가지며;
    상이한 메모리 블록에 대한 상기 활성화 신호는 상기 RAS 펄스로부터 상기 활성화 신호의 시작을 유도함으로써 시간적으로 일부 중첩되어 상기 상이한 메모리 블록에 차례로 공급되며, 얻어진 데이터 레이트는 단지 하나의 메모리 블록의 활성화에 비해 적어도 2개의 상기 상이한 메모리 블록이 부분적으로 동시에 활성화됨으로써 증가되는 것을 특징으로 하는 DRAM.
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