CN1234132A - 动态随机存储器 - Google Patents

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Abstract

本发明涉及具有分为块的地址空间的DRAM,其中各个块的存储单元可由控制器提供的RAS－信号触发。因此每单元块可由RAS信号导出的触发信号触发,不同块的触发信号在时间上部分重叠一个接一个地提供给这些不同的块,致使与只触发一个块相比,由于至少两不同块部分地同时触发的结果提高了数据速率。

Description

动态随机存储器
本发明涉及具有分成块的地址空间的DRAM(具有直接存取的动态存储器)，其中各块的存储单元可由控制器提供的RAS(行地址信号)触发。
DRAM地址空间众所周知分成多块，物理上这些块彼此毗邻成一行，而逻辑上彼此毗邻成两行。然后在逻辑考虑方式下两行的彼此交叠的块形成唯一一块。
所以按照逻辑的考虑方式，具有4兆比特的存储量的DRAM(4 MDRAM)具有4块，而16兆DRAM具有8块。
对此可参阅图1，在图1中给出了具有4块0,1,2,3的逻辑地址空间。
在这种DRAM情况下，一RAS循环由各单行的地址、相应的存储单元的内部数据估值组成，并持续到位线的补偿或“均衡”为止。当相应的触发的块的循环中止时RAS循环才结束。
这些在图4的细节内给出，在图4内，上部描绘了由控制器提供的RAS信号。由该RAS信号特别地导出字线信号WL，由此又获得位线信号BL，这正如由相应的箭头表示的那样。CAS表示“列地址信号”(column address signal)，而DO表示得到的数据输出。正如现在从图4看到的，RAS信号的循环时间Tcycle特别由存取时间tRAC和预充电时间构成。存取时间例如为60ns，而对循环时间Tcycle的典型值为110ns。
缩短循环时间是值得追求的，因为通过它实现较快读出DRAM。所以例如FPM运行(快页模式)允许较快速的存取。但是FPM运行限于一“页”，即：逻辑块的列(与图1的虚箭头比较)，这意味着在4MDRAM情况下为总地址空间的0.05％，即4M比特中的2K比特。
现在本发明的任务是建立一种DRAM，其特征为特短的循环时间并因此允许更快的数据存取。
在本文一开始所述类型的DRAM情况下，根据本发明的任务通过以下方式解决，即：任一单块通过独立的由RAS信号导出的触发信号进行触发，并且对不同块的这些触发信号依次以部分时间重叠的方式输送给不同块，所以与只触发一块的情况相比，由于至少两不同块的部分地同时触发的结果，数据速率增加了。
在本发明的DRAM的情况下，正如以下要详细说明的那样，它具有约60ns的循环时间，并因此也称为FRC-DRAM(快RAS循环)，人们因此可以，在中止至少事先选出的一块的触发之前，对未触发的块中的一块或多块进行触发。因此明显地缩短了RAS信号的循环时间，而且约减小了一半。这种循环时间的缩短尤其是通过在RAS循环内较小的预充电时间来达到的。
如果再容忍通常较长的预充电时间，则不需独立的转换，毫无问题地从现有的DRAM的正常模式转向本发明DRAM的FRC模式。因此没有时间损失，在正常模式和FRC模式之间“跳跃”是可能的。
而当如上所述在FPM运行情况下，地址限制处于总地址空间的0.05％，在本发明的FRC-DRAM情况下，这种限制明显地小很多：在本发明的FRC-DRAM情况下相继的X-地址不允许处于相同的存储块内。这表示在例如4M DRAM情况下，依照例如处于块0的X地址，可供支配块1到块3(参照图1)，这意味着：地址空间的75％是可以自由支配的。在16M DRAM情况下可自由支配地址的这个份额甚至更多。
在本发明的DRAM，对各个块的触发信号彼此无关地产生。这通过例如下述方式来实现，即：触发信号的开始和中止各由RAS信号导出。但是例如只有触发信号开始由RAS信号导出，随后触发信号中止通过内部计时器调整也是可能的。“恢复定时”在单个存储块内，也就是说，对该块单独产生，并且并非集中地如往常一样预先给出。
同样地适用于字线的控制电压和译码电压。
当本发明的DRAM占有例如4个独立的块时，即，例如有一4M DRAM时，则为了块选择可考虑低值X地址。因此两相继的地址处于同一块内的几率能够显著降低。实际上，总归按顺序地对地址的大部分进行存取，所以同一块的地址几乎不会相继出现。
当控制器应用了两不同的时间控制(定时)，而该时间控制依赖与最后的存取地址的距离工作时，则毫无问题地能够实现不相继地对同一块的存取。同样地，也能够通过一附加的比特的相应的存储来达到。
本发明的DRAM在4块情况下，在相继存取时准许循环时间收益为标准DRAM的循环时间的约55％，在统计存取时为标准DRAM的循环时间的67％，在实际使用时为标准DRAM的循环时间的60％。
因为在本发明的DRAM，触发信号由RAS信号导出，所以“CAS-before-RAS-Modus先于RAS模式的CAS模式”是不可能的。
本发明依靠附图详细说明如下，即：
图1表示4M DRAM的逻辑地址空间图，
图2表示在本发明的DRAM的触发信号1和2的分布，
图3表示在本发明的DRAM的各种信号的分布，
图4表示在现行的DRAM的各种信号的分布。
图1和图4已经在本文一开始详细说明过了。但是要指出图1复述了现行的DRAM和本发明的DRAM的逻辑地址空间。
正如图2指出的那样，从RAS信号导出触发信号1和2，其中触发信号1和2的开始和中止各自由RAS信号脉冲来获得。另外，正如以上所述，也可以只有触发信号开始由RAS信号导出，而该触发信号的中止是通过DRAM的内部计时器预先给出，这在图2上，对于触发信号2’由虚箭头表示。
图3给出4M DRAM的信号分布的具体例。在这里，控制器的RAS信号具有60ns的循环时间Tcycle，从60ns的循环时间中只有5ns部分归于预充电时间。如现行的DRAM一样，存取时间tRAS也是60ns(为此参照图4)。
在图3的例子中，从作为字线的触发信号的RAS信号得到两信号WL1OX和WLOOX，由它们再导出比特线信号BL1OY和BLOOY。这两比特线信号BL1OY和BLOOY彼此有部分重叠，这最终在数据输出端DO导致较高的数据速率(把图3与图4进行比较)。
本发明的主要之点是用独立的块触发信号进行块方式的触发，该块触发信号是由DRAM内的控制器的RAS信号产生。因此可以在当前块阻塞之前进行下一个块的触发。
在图2和图3的实施例内各有两触发信号彼此重叠时，则存在三触发信号重叠甚至也是可能的。只需保证这些触发信号在时间上一个接一个由不同块供给。

Claims (4)

1．具有分为块的地址空间的DRAM，其中各个块的存储单元由控制器提供的RAS信号触发，其特征为：
-每一单块(块0-块3)可通过独立的、由RAS信号导出的触发信号(触发信号1,2,1’)触发，以及
-不同块的触发信号在时间上部分重叠一个接一个地提供给这些不同的块，致使与只触发一个块相比较由于至少有两不同块部分地同时被触发所得到的数据速率提高了。
2．根据权利要求1所述DRAM，其特征为：触发信号的持续时间由RAS信号导出。
3．根据权利要求1所述DRAM，其特征为：触发信号的持续时间由内部计时器提供。
4．根据权利要求1到3之一所述DRAM，其特征为：RAS信号的预充电时间明显地小于该脉冲持续时间。
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