JPH10334675A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】１回のアクセスで書き込みを行うべき複数のメ
モリセルを分割し、複数回に分けて書き込み動作を行う
不揮発性半導体記憶装置における書き込み時間を短縮す
る。 【解決手段】不揮発性半導体記憶装置１００はビット数
検出回路１２０を備えている。ビット数検出回路１２０
は、カウント回路６０４、分割制御回路６０６及びラッ
チ回路６０２を有し、カウント回路６０４にて書き込み
を行うべきメモリセル数をカウントし、カウント値に基
づき分割制御回路６０６は同時に書き込みを行う４個の
メモリセルを特定し、これに対応するラッチ回路６０２
以外のラッチ回路６０２をリセットして書き込みを禁止
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に電気的に書き込み可能な不揮発性半導
体記憶装置、例えばフラッシュメモリ等に関する。

【０００２】

【従来の技術】従来、電気的に書き込み可能な不揮発性
半導体記憶装置として、ＥＰＲＯＭや、フラッシュメモ
リ等が知られているが、通常これら不揮発性半導体記憶
装置は、メモリセルへの書き込み電圧として６〜７Ｖ程
度の高電圧が用いられることがある。これは、不揮発性
半導体記憶装置におけるメモリセルへの書き込みが、各
メモリセルを構成するトランジスタ内のフローティング
ゲートに電子を注入することにより行われるため、読み
出し時には必要としない高電圧が書き込み時には必要と
なるからである。

【０００３】一方、かかる高電圧は、通常の電源ピンと
は別個に設けられた専用の電源ピンを通じて外部から供
給するか、又は通常電源を内部で昇圧することにより得
られるが、後者の方法により得る場合、すなわち内部昇
圧により得る場合は、電流供給量が昇圧回路の電流供給
能力によって決まるため、一般に専用の電源ピンから得
る場合に比べて電流供給量が小さく、このため一度に多
くのメモリセルに対して書き込みを行えないことがあ
る。そのため、×８品や×１６品のように１回のアクセ
スで書き込むべきビット数の多いメモリにおいては、昇
圧回路の電流供給能力に応じ、ビット線を複数のグルー
プに分割しグループ毎に書き込みを行うことが行われ
る。

【０００４】図１２は、かかる分割書き込みを行う従来
の不揮発性半導体記憶装置１４００を示す図である。不
揮発性半導体記憶装置１４００は×１６品であり、１回
のアクセスで１６ビットのデータが書き込まれ、又は読
み出される構成である。かかる不揮発性半導体記憶装置
１４００は、複数の不揮発性メモリセルからなるメモリ
セルアレイ１４０２、ロウデコーダ１４０４、カラムス
イッチ１４０６を備え、カラムスイッチ１４０６は４つ
のカラムスイッチ１４０６−０、１４０６−１、１４０
６−２及び１４０６−３に分割されている。これら分割
されたそれぞれのカラムスイッチは、カラムアドレスＡ
Ｙｎに基づきそれぞれ４本のビット線を選択し、選択し
たビット線をデータ線ＤＬ０〜ＤＬ１５、書き込みデー
タ線ＷＤ０〜ＷＤ１５を介してそれぞれ対応する書き込
み回路１４１２−０、１４１２−１、１４１２−２、１
４１２−３に接続する。書き込み回路１４１２は、ベリ
ファイ回路１４１４から供給されるデータ書き換えフラ
グ、及び書き込みパルス発生回路１４１８から供給され
るパルス信号ＰＬＳを受け、これら基づき対応する書き
込みデータ線ＷＤ０〜ＷＤ１５に対して書き込み電圧発
生回路１４１０より供給される書き込み電圧Ｖpumpを供
給する。

【０００５】次に、不揮発性半導体記憶装置１４００の
動作について、図１３を参照しながら説明する。まず、
装置外部から供給されるコマンドによりデータ書き込み
が指示されると（ステップ１５００）、書き込み電圧発
生回路１４１０が動作を開始し、書き込み電圧Ｖpumpを
発生するとともに（ステップ１５０２）、図示しないア
ドレスピンより供給されるアドレス信号を受けて書き込
みべきアドレスにアクセスし、当該アドレスに格納され
ているデータの読み出しを行う。読み出されたデータ
は、データ線ＤＬ０〜ＤＬ１５を介してベリファイ回路
１４１４に供給され、当該ベリファイ回路１４１４内に
て、図示しないデータピンより供給される書き込みデー
タとの比較が行われる（ステップ１５０４）。

【０００６】比較の結果、読み出されたデータと書き込
みデータとが完全に一致した場合（パス）には最早書き
込む必要はないので、そのまま書き込み動作は終了する
（ステップ１５１６）。一方、読み出されたデータと書
き込みデータとが一部でも一致しない場合（フェイル）
にはデータの書き込みを行う必要があるので、以下に説
明する書き込みシーケンスが実行される。

【０００７】尚、ここでいうデータの書き込みとは、消
去状態にあるメモリセルを書き込み状態にすることをい
うものとし、その逆は含まないものとする。すなわち、
消去状態にあるメモリセルを「１」、書き込み状態にあ
るメモリセルを「０」とすれば、「１」状態にあるメモ
リセルを「０」に変化させることを「書き込み」と呼
び、「０」状態にあるメモリセルを「１」に変化させる
ことを「消去」と呼ぶこととする。

【０００８】読み出されたデータと書き込みデータとが
一致しないことを検出したベリファイ回路１４１４は、
アクセスした１６個のメモリセルのうち書き込みを行う
べきメモリセルを特定してデータ書き換えフラグＦＬ０
〜ＦＬ１５を立て、これを書き込み回路１４１２に出力
する（ステップ１５０６）。

【０００９】次に、書き込み回路１４１２のうち初めの
４ビットに対応する書き込み回路１４１２−０は、アク
ティブ状態（フラグが立っている状態）にあるデータ書
き換えフラグＦＬ０〜ＦＬ３に対応する書き込みデータ
線ＷＤ０〜ＷＤ３に対し、書き込みパルスＰＬＳに応答
して書き込み電圧Ｖpumpを供給する（ステップ１５０
８）。以下、同様にして、書き込み回路１４１２−１、
書き込み回路１４１２−２、書き込み回路１４１２−３
が順次書き込み動作を行い、これにより１サイクル回目
のデータ書き込みが終了する（ステップ１５１０、１５
１２、１５１４）。

【００１０】ここで、書き込み回路１４１２を４分割
し、書き込み動作を４回に分けているのは、書き込み電
圧発生回路１４１０が１６個のメモリセルに対して一度
に書き込みを行うべき電流供給能力が無く、一度に最大
４個のメモリセルに対してしか電流を供給できないから
である。

【００１１】上述したステップにより１サイクル回目の
データ書き込みが終了した後、再び当該１６個のメモリ
セルに対して読み出しを行い、書き込みデータと比較す
る（ステップ１５０４）。ここで、書き込むべき全ての
メモリセルに対して正常に書き込まれ両者が完全に一致
した場合、ここで書き込み動作を終了する（ステップ１
５１６）。一方、一部においても両者が一致しない場合
には書き込みが不完全なのであるから、上述した書き込
みシーケンスを再び実行する。これを繰り返し、両者が
完全に一致するまで書き込みシーケンスを実行する。

【００１２】尚、上記動作においては、上述の通り消去
動作を行うことなく書き込み動作のみを行っているの
で、書き込みを行うべき１６ビットのデータのうち、特
定の４ビットが例えば「１１００」でこれに対応する書
き込みデータが「１０１０」であったとしても、書き込
みの結果得られるデータは「１０００」であり、この場
合、何度書き込みを行っても、書き込むべきデータと実
際に書き込まれるデータとは一致しない。かかる場合の
取り扱いはそのメモリの仕様毎に異なるが、一般には、
リトライ回数オーバーフラグを立て、書き込むべきデー
タと実際に書き込まれたデータとが一致しないことを表
示することが行われる。リトライ回数オーバーフラグが
立った場合の取り扱いも、そのメモリの仕様毎に異な
る。

【００１３】しかしながら、通常は消去動作が必要なデ
ータ書き換えは頻繁に起こらず、リトライ回数オーバー
フラグが立つことは少ない。

【００１４】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置１４００では、書き込み電圧発生回路
１４１０の能力に応じてあらかじめ書き込みべきデータ
を４分割し、４回に分けて書き込みを行っているので、
書き込みが行われるメモリセルが多い場合にも少ない場
合にも等しく４回の書き込み動作が常に必要となる。つ
まり、１６ビット全て書き込む場合も、１６ビット中の
１ビットだけを書き込む場合も、いずれも４回の書き込
み動作が行われることになり、常に１６ビット全てを書
き込む場合と同じ書き込み時間が必要となる。

【００１５】したがって、本発明は書き込むべきビット
数が少ない場合には書き込み回数を少なくし、これによ
って書き込みに要する時間を短縮することを目的とす
る。

【００１６】

【課題を解決するための手段】本発明によれば、複数の
不揮発性メモリセルと、前記複数の不揮発性メモリセル
に格納されたデータを読み出す読出手段と、前記読出手
段により読み出された前記データと前記複数のメモリセ
ルに格納すべきデータとを比較する比較手段と、前記比
較手段の比較結果に基づき、前記複数の不揮発性メモリ
セルのうち書き込みを行うべきメモリセルの数を計数す
る計数手段と、前記計数手段による計数値に基づき前記
書き込みを行うべきメモリセルの少なくとも一部を特定
しこれら特定されたメモリセルに対して同時に書き込み
を行う書込手段とを備える不揮発性半導体記憶装置が提
供される。

【００１７】

【発明の実施の形態】以下、本発明の第１の実施形態に
よる不揮発性半導体記憶装置につき図面を用いて説明す
る。

【００１８】図１は、本発明の第１の実施形態による不
揮発性半導体記憶装置１００を示すブロック図である。
かかる不揮発性半導体記憶装置１００はひとつの半導体
基板上に集積された１６Ｍビットの不揮発性メモリであ
り、図示するように、アドレス信号Ａ０〜Ａ１９を受け
るアドレスピン、データ信号Ｄ０〜Ｄ１５を受けるデー
タピン、電源ピン、及び各種制御信号を受けるその他の
ピン（ＣＥ、ＷＥ等）を有している。すなわち、１Ｍの
アドレス空間を有する×１６ビットのメモリである。

【００１９】不揮発性半導体記憶装置１００は、複数の
不揮発性メモリセルがマトリクス状に形成されたメモリ
セルアレイ１０２、ロウデコーダ１０４、カラムスイッ
チ１０６を備え、ロウデコーダ１０４はアドレス信号Ａ
０〜Ａ１９のうちロウアドレスＡＸｎに基づきワード線
Ｗを選択し、カラムスイッチ１０６はアドレス信号Ａ０
〜Ａ１９のうちカラムアドレスＡＹｍに基づきビット線
Ｂのうちの１６本を選択する。

【００２０】各メモリセルの構造は図２に示すとおりで
あり、半導体基板２００内に形成されたソース領域２０
２及びドレイン領域２０４と、フローティングゲート２
０６及びコントロールゲート２０８からなるゲート電極
からなる。各メモリセルのコントロールゲート２０８は
それぞれ対応するワード線Ｗに、ドレイン領域２０４は
それぞれ対応するビット線Ｂに接続されており、ソース
領域２０２はそれぞれ対応するソース線Ｓを介してソー
ス線制御回路１０８に接続されている。各メモリセルへ
の書き込みは、コントロールゲート２０８に１２Ｖの電
圧を与えるとともに、ドレイン領域２０４に６〜７Ｖ、
ソース領域２０２に０Ｖの電圧を与えることにより行
う。すなわち、書き込みが行われるとフローティングゲ
ート２０６へ電子が注入され、これによりメモリセルを
構成するトランジスタのしきい値が見かけ上高くなり、
読み出し時にコントロールゲート２０８へ与えられる電
位ではオンしなくなる。以下、このように書き込まれた
状態のメモリセルを「０」、書き込まれていない状態の
メモリセルを「１」と表現する。

【００２１】カラムスイッチ１０６により選択され読み
出された１６ビットのデータは、データ線ＤＬ０〜ＤＬ
１５を通じてベリファイ回路１１４に供給される。ベリ
ファイ回路１１４は、データラッチ１２２にラッチされ
た書き込み期待値ＤＴ０〜ＤＴ１５をさらに受け、かか
る期待値と上述した１６ビットの読み出しデータとを比
較して、その結果をデータ書き換えフラグＦＬ０〜ＦＬ
１５としてビット数検出回路１２０に供給する。ビット
数検出回路１２０は、データ書き換えフラグＦＬ０〜Ｆ
Ｌ１５に応答して書き込むべきメモリセルを特定し、こ
れに対応する書き込みパルス制御信号ＷＭＤ０〜ＷＭＤ
１５を活性化する。書き込みパルス制御信号ＷＭＤ０〜
ＷＭＤ１５を受けた書き込みパルス発生回路１１８は、
所定のタイミングにて対応する書き込みパルスＰＬＳ０
〜ＰＬＳ１５を発生する。

【００２２】一方、書き込み電圧発生回路１１０は、書
き込み命令に応答して電源電圧Ｖccを昇圧した６〜７Ｖ
の書き込み電圧Ｖpumpを発生し、これを書き込み回路１
１２に供給する。書き込み回路１１２は、これら書き込
みパルスＰＬＳ０〜ＰＬＳ１５及び書き込み電圧Ｖpump
を受け、活性化状態にある書き込みパルスＰＬＳ０〜Ｐ
ＬＳ１５に対応する書き込みデータ線ＷＤ０〜ＷＤ１５
に対し書き込み電圧Ｖpumpを供給し、これによって書き
込みが行われるべきメモリセルのドレイン電極２０４に
書き込み電圧Ｖpumpが供給され、書き込みが行われる。

【００２３】尚、書き込み電圧発生回路１１０は一度に
４個のメモリセルに対して書き込み電圧を供給する能力
があるものとする。

【００２４】さらに、不揮発性半導体記憶装置１００は
処理部１１６を備えており、当該処理部１１６は、デー
タピン及び各種制御信号を受けるその他のピンより供給
されるコマンドに応答して各種制御信号や各種タイミン
グ信号φ１〜３等を生成するほか、演算機能を有してお
り、不揮発性半導体記憶装置１００内における情報処理
を行う。

【００２５】次に、図３乃至図７を参照して、不揮発性
半導体記憶装置１００を構成する各回路の詳細及び動作
を説明する。

【００２６】図３は、ベリファイ回路１１４内に１６個
設けられた比較部のひとつを示す図である。各比較部
は、差動型の比較回路３０２及び判別回路３０４からな
り、図に示すとおり、比較回路３０２は、処理部１１６
より供給されるベリファイモード信号ＰＧＶに応答して
基準電位ＶＲＥＦと読み出しデータＤＬｉ（ｉ＝０〜１
５）とを比較し、比較結果を比較信号ＳＤｉ（ｉ＝０〜
１５）として判別回路３０４へ供給する。図２に示すメ
モリセルは、上述のとおり、「０」状態（書き込まれて
いる状態）では選択されてもオンしないので「１」（ハ
イレベル）の出力を与え、「１」状態（消去された状
態）では選択されることによりオンするので「０」（ロ
ーレベル）の出力を与える。したがって、アクセスした
メモリセルが書き込み状態にある場合は読み出しデータ
ＤＬｉの電位が基準電位ＶＲＥＦよりも高くなるので比
較信号ＳＤｉはローレベルとなり、逆にメモリセルが消
去状態にある場合は読み出しデータＤＬｉの電位が基準
電位ＶＲＥＦよりも低くなるので、比較信号ＳＤｉはハ
イレベルとなる。判別回路３０４は、かかる比較信号Ｓ
Ｄｉ及び書き込み期待値ＤＴｉ（ｉ＝０〜１５）を受
け、データ書き換えフラグＦＬｉ（０〜１５）を出力す
る。

【００２７】図４は、かかる判別回路３０４の回路構成
を示す図であり、図に示すとおり判別回路３０４は、ラ
ッチ回路４０２及び排他的論理和回路４０４を有してい
る。ラッチ回路４０２は、データ入力端Ｄ、クロック入
力端Ｃ、リセット信号入力端Ｒ、及びデータ出力端Ｑを
備え、クロック入力端Ｃに入力されるタイミング信号φ
１に応答してデータ入力端Ｄに供給される書き込み期待
値ＤＴｉを取り込みこれをデータ出力端Ｑから出力する
とともに、リセット信号がリセット信号入力端Ｒに供給
されるとその内容が「１」レベルにリセットされる。リ
セット信号は排他的論理和回路４０４により生成され、
当該排他的論理和回路４０４は２つの入力信号の論理レ
ベルが一致したときにリセット信号を活性化する。

【００２８】図５は、判別回路３０４の真理値表であ
り、データ書き込みが必要である場合、データ書き換え
フラグＦＬｉは「０」レベルとなる（パターン３）。す
なわち、書き込み期待値ＤＴｉが「０」でデータ書き込
みを指示しており、かつ比較信号ＳＤｉが「１」でメモ
リセルが消去状態にあることを示している場合、ラッチ
回路４０２はタイミング信号φ１に応答して「０」レベ
ルをラッチし、これをデータ書き換えフラグＦＬｉとし
て出力する。

【００２９】一方、書き込み期待値ＤＴｉと比較信号Ｓ
Ｄｉが一致している場合（パターン１、パターン４）
は、排他的論理和回路４０４によりラッチ回路４０２は
「１」レベルにリセットされ、データ書き換えフラグＦ
Ｌｉも「１」となる。この場合は、そのメモリセルにす
でに期待値が格納されており、最早書き込みを行う必要
がないことを示している。

【００３０】また、書き込み期待値ＤＴｉが「１」で消
去を指示しており、比較信号ＳＤｉが「０」でメモリセ
ルが書き込み状態にあることを示している場合も、当然
書き込みを行う必要がないので、ラッチ回路４０２には
「１」レベルがラッチされ、データ書き換えフラグＦＬ
ｉも「１」となる。

【００３１】図６は、ビット数検出回路１２０を詳細に
示す図である。図に示すとおり、ビット数検出回路１２
０は、ラッチ回路群６００、カウント回路６０４、及び
分割制御回路６０６とからなり、ラッチ回路群６００
は、１６個のラッチ回路６０２から構成され、各ラッチ
回路６０２はそれぞれデータ入力端Ｄ、クロック入力端
Ｃ、リセット信号入力端Ｒ、及びデータ出力端Ｑを備え
る。各ラッチ回路６０２のデータ入力端Ｄには対応する
データ書き換えフラグＦＬ０〜ＦＬ１５が供給され、そ
れぞれタイミング信号φ１に続いて発生するタイミング
信号φ２に応答してこれをラッチし、データ出力端Ｑか
らこれを出力する。

【００３２】また、データ書き換えフラグＦＬ０〜ＦＬ
１５はカウント回路６０４にも供給されており、カウン
ト回路６０４はタイミング信号φ２に続いて連続的に発
生するタイミング信号φ３に応答して活性化状態（すな
わち「０」状態）にあるデータ書き換えフラグ数をカウ
ントする。当該カウント値は分割制御回路６０６に供給
される。分割制御回路６０６は、ラッチ回路群６００か
らの出力信号である書き込みパルス制御信号ＷＭＤ０〜
ＷＭＤ１５をさらに受け、上記カウント回路６０４から
のカウント値に基づき、リセットすべきラッチ回路６０
２にリセット信号を供給する。

【００３３】カウント回路６０４は、カウント値を２進
表現するバイナリカウンタであり、１６回連続して供給
されるタイミング信号φ３に応答して、データ書き換え
フラグＦＬ０〜ＦＬ１５の論理レベルを次々チェック
し、それが「０」状態であればインクリメント動作する
のであるが、図７に示すとおり、初期値は「００００」
であり、１回目の「０」検出でカウント許可状態とな
り、２回目の「０」検出以降インクリメント動作により
カウントアップしていく。すなわち、１回目の「０」検
出ではインクリメント動作は行わない。このようして、
タイミング信号φ３が１６回供給された時点でカウント
許可状態にならなかった場合（全く「０」レベルを検出
しなかった場合）は、タイミング信号φ５を発生する。
タイミング信号φ５は、分割制御回路６０６に供給され
る他、処理部１１６にも供給され、書き込むべきメモリ
セルがないことを通知する。

【００３４】図７に示すとおり、カウント回路６０４の
カウント出力は当該カウント値の上位２ビットにより得
られる。すなわち、カウント値が１〜４であれば出力は
「００」、５〜８であれば「０１」、９〜１２であれば
「１０」、１３〜１６であれば「１１」となる。尚、カ
ウント値が０である場合は、上述のとおり、タイミング
信号φ５を発生する。

【００３５】分割制御回路６０６の動作を詳述すると、
まず、カウント値「００」を受けた場合、書き込みべき
メモリセル数が４つ以下であるので、分割制御回路６０
６は、リセット信号をラッチ回路群６００に供給しな
い。

【００３６】一方、カウント値「０１」を受けた場合、
書き込むべきメモリセル数が５〜８あるので、この場
合、一度に書き込みを行うことはできない。すなわち、
分割制御回路６０６は、書き込み動作を２分割して行う
必要があるので、活性化状態にある書き込みパルス制御
信号ＷＭＤ０〜ＷＭＤ１５に対応するラッチ回路６０２
のうち、初めの４個を除く他のラッチ回路６０２にリセ
ット信号を供給してその内容を「１」状態にリセット
し、これにより「０」状態にセットされたラッチ回路６
０２を４個とする。そしてかかる４個のメモリセルへの
書き込みが終了し、タイミング信号φ２が発生してラッ
チ回路群６００の内容が再びリセット前の内容に復帰し
た後、上記動作にてリセットしたメモリセル（１〜４
個）以外のラッチ回路６０２にリセット信号を供給して
その内容を「１」状態にリセットする。

【００３７】同様に、カウント値「１０」を受けた場
合、すなわち書き込むべきメモリセル数が９〜１２ある
場合、分割制御回路６０６は、書き込み動作を３分割し
て行う必要があるので、活性化状態にある書き込みパル
ス制御信号ＷＭＤ０〜ＷＭＤ１５に対応するラッチ回路
６０２のうち、初めの４個を除く他のラッチ回路６０２
にリセット信号を供給してその内容を「１」状態にリセ
ットし、これにより「０」状態にセットされたラッチ回
路６０２を４個とする。そしてかかる４個のメモリセル
への書き込みが終了し、タイミング信号φ２が発生して
ラッチ回路群６００の内容が再びリセット前の内容に復
帰した後、今度は前回書き込みを行った４個のメモリセ
ルに続く他の４個のメモリセルに書き込みを行うべく、
これに対応するラッチ回路６０２を除く他のラッチ回路
６０２にリセット信号を供給し、これにより「０」状態
にセットされたラッチ回路６０２を４個とする。最後
に、かかる４個のメモリセルへの書き込みが終了し、タ
イミング信号φ２が発生してラッチ回路群６００の内容
が再びリセット前の内容に復帰した後、書き込みを行う
べき残りのメモリセル（１〜４個）以外のラッチ回路６
０２にリセット信号を供給してその内容を「１」状態に
リセットする。

【００３８】そして、カウント値「１１」を受けた場
合、すなわち書き込むべきメモリセル数が１３〜１６あ
る場合も、同様にして、初めの４個を除く他のラッチ回
路６０２にリセット信号を供給してその内容を「１」状
態にリセットし、次に、続く４個のラッチ回路６０２を
除く他のラッチ回路６０２をリセットし、さらに、続く
４個のラッチ回路６０２を除く他のラッチ回路６０２を
リセットし、最後に、残りのメモリセル（１〜４個）に
対応するラッチ回路６０２以外のラッチ回路６０２にリ
セット信号を供給してその内容を「１」状態にリセット
する。

【００３９】以下、このような構成を持つ不揮発性半導
体記憶装置１００の書き込み動作を図８に示すフローチ
ャートを用いて説明する。

【００４０】まず、装置外部からデータピンＤ０〜Ｄ１
５及び各種制御信号ピンへ書き込み命令が入力される
と、処理部１１６はこれを解読し、書き込み動作モード
に入る（ステップ８００）。書き込み動作モードに入る
と、処理部１１６は書き込み電圧発生回路１１０を活性
化し、活性化された書き込み電圧発生回路１１０は書き
込み電圧Ｖpumpを発生する（ステップ８０２）。次に、
アドレスピンＡ０〜Ａ１９より供給されるアドレス信号
を受けて、ロウデコーダ１０４及びカラムスイッチ１０
６により、書き込みべきアドレスのメモリセルがアクセ
スされ、当該メモリセルに格納されているデータの読み
出しが行われる。読み出されたデータは、データ線ＤＬ
０〜ＤＬ１５を介してベリファイ回路１１４に供給さ
れ、当該ベリファイ回路１１４内にて、上述のとおり書
き込み期待値ＤＴ０〜ＤＴ１５との比較が行われる（ス
テップ８０４）。

【００４１】比較の結果、読み出されたデータＤＬ０〜
ＤＬ１５と書き込み期待値ＤＴ０〜ＤＴ１５とが完全に
一致した場合（フェイルビットなし）にはデータ書き換
えフラグＦＬ０〜ＦＬ１５はすべて「１」レベルとな
り、上述のとおりカウント回路６０４は、これを受けて
タイミング信号φ５を発生し、タイミング信号φ５を受
けた処理部１１６は書き込み動作を終了させる（ステッ
プ８２０）。

【００４２】尚、読み出されたデータＤＬ０〜ＤＬ１５
と書き込み期待値ＤＴ０〜ＤＴ１５とが一致しない場合
でも、例えば、図５のパターン２で示す不一致のみがあ
る場合は、上述のとおり、データ書き換えフラグＦＬｉ
は「１」レベルとなり、完全に一致した場合と同様、書
き込み動作が終了する。この場合は、書き込み期待値と
実際にメモリセルに書き込まれた値とは一致しなくなる
が、通常はこのような消去動作が必要なデータ書き換え
は起こらないので、無視しても構わない。このようなデ
ータ書き換えが頻繁に発生する環境で使用するのであれ
ば、排他的論理和回路４０４の出力を利用してこれを検
出し、消去動作が必要なデータ書き換えであることが検
出された場合に消去動作を行うよう構成することもでき
る。

【００４３】一方、カウント回路６０４により、書き込
みを行うべき未書き込みメモリセルが検出された場合
（フェイルビットあり）には、以下に説明する書き込み
シーケンスが実行される。

【００４４】まず、カウント回路６０４のカウント値の
上位２ビットが分割制御回路６０６に供給され、分割数
ｍが決定される（ステップ８０６）。分割数ｍは、当該
カウント値の上位２ビットが「００」である場合は
「１」、「０１」である場合は「２」、「１０」である
場合は「３」、「１１」である場合は「４」である。

【００４５】次に、分割制御回路６０６がカウント値の
上位２ビット、すなわち分割数ｍに応じて、「０」レベ
ルにセットされたラッチ回路６０２の中から４ビットの
データ書き換えビットを特定し（ステップ８１０）、そ
の他のラッチ回路６０２に対してリセット信号を供給し
て（ステップ８１２）「１」レベルにリセットする。上
述したとおり、ここで特定される４ビットのデータ書き
換えビットは、書き込みを行うべきビットのうちの初め
の４ビットである。

【００４６】これにより、書き込みを行うべきビット数
にかかわらず、４本（またはそれ以下）の書き込みパル
ス制御信号ＷＭＤ０〜ＷＭＤ１５が活性化され、書き込
みパルス発生回路１１８に供給される。書き込みパルス
発生回路１１８は、書き込みパルス制御信号ＷＭＤ０〜
ＷＭＤ１５のうち、活性化されている４本（またはそれ
以下）の信号に対応する書き込みパルスＰＬＳ０〜ＰＬ
Ｓ１５を発生し、これを受ける書き込み回路１１２は、
当該パルスに対応する書き込みデータ線ＷＤ０〜ＷＤ１
５に書き込み電圧Ｖpumpを供給する（ステップ８１
４）。これによって書き込むべき初めの４個（またはそ
れ以下）のメモリセルのドレイン電極に書き込み電圧Ｖ
pumpが供給され、書き込みが行われる。

【００４７】次に、分割制御回路６０６は、分割数ｍを
デクリメントし（ステップ８１６）、これが０であれ
ば、１サイクル回目の書き込み動作が終了したとして、
分割制御回路６０６タイミング信号φ４を発生し、これ
を受けた処理部１１６は再びベリファイ回路１１４にベ
リファイ動作（ステップ８０４）を実行させる。その結
果、正常に書き込みが行われ、フェイルビットがなくな
っていれば書き込み動作は終了する（ステップ８２
０）。

【００４８】一方、分割数ｍをデクリメントした結果が
０でなければ、分割制御回路６０６は前回選択したビッ
トとは異なる４ビットを（またはそれ以下）を特定し
（ステップ８１０）、以下同様に特定した４ビットのメ
モリセル（またはそれ以下）に対して書き込み電圧Ｖpu
mpを印可する。これを分割数ｍが０になるまで繰り返し
実行する。

【００４９】このようにして、１サイクル回目の書き込
み動作が終了すると、上述のとおり、再びベリファイ動
作（ステップ８０４）を実行し、その結果フェイルビッ
トがなくなっていれば書き込み動作は終了する（ステッ
プ８２０）のであるが、書き込むべき一部のビットもし
くは全部のビットが未書き込みであれば、新たなフェイ
ルビットに対応するデータ書き換えフラグＦＬ０〜ＦＬ
１５が生成される。この場合、書き込むべき全部のビッ
トが未書き込みであれば、新たなデータ書き換えフラグ
ＦＬ０〜ＦＬ１５は、前回の値と同一であるが、書き込
むべき一部のビットが未書き込みであれば、新たなデー
タ書き換えフラグＦＬ０〜ＦＬ１５は前回の値とは異な
り、書き込みべきメモリセルのうち正常に書き込まれた
メモリセルに対応するフラグは立たない。

【００５０】以下、新たなデータ書き換えフラグＦＬ０
〜ＦＬ１５に対応するメモリセルに対し、上述したよう
に、分割制御回路６０６にて１又はそれ以上の回数に分
割して書き込み電圧Ｖpumpの印可を行い、その後再びベ
リファイ動作（ステップ８０４）を実行する。このよう
にして、書き込むべき全てのメモリセルに正常に書き込
みが行われるまで、すなわちフェイルビットがなくなる
までこれを繰り返し、フェイルビットがなくなると上述
のとおり、カウント回路６０４はタイミング信号φ５を
発生し、書き込み動作は全て終了する（ステップ８２
０）。

【００５１】以上説明したように、本実施形態による不
揮発性半導体記憶装置１００は、書き込みを行うべきメ
モリセル数をカウント回路６０４にて計数し、これに基
づいて同時に書き込みを行う４個のメモリセルを特定し
ているので、書き込みを行うべきメモリセル数に応じ、
書き込み時間を短縮することができる。具体的には、１
６ビット中例えば４ビットのメモリセルに対して書き込
みを行う場合、従来ではかかる１６ビットを４分割し、
そのそれぞれに対して書き込みを行っていたので、１サ
イクルにつき４回の書き込み動作が必要であったのに対
し、本実施形態による不揮発性半導体記憶装置１００で
は１回の書き込み動作で済むので、書き込み時間が短縮
される。

【００５２】さらに、１サイクルで書き込みが終了しな
かった場合も、次回のサイクルでは正常に書き込みがさ
れなかったメモリセルをカウント回路６０４にて計数
し、これに基づいて次回サイクルで一度に書き込みべき
メモリセルを特定しているので、正常な書き込みに数サ
イクルを要する場合に特に有効である。具体的には、１
６ビット中例えば１２ビットのメモリセルに対して書き
込みを行う場合、１サイクル目は３分割され３回の書き
込み動作が行われるが、これにより例えば８ビットのメ
モリセルには正常に書き込みが行われ、残りの４ビット
のメモリセルへの書き込みが不十分であった場合、２サ
イクル目は１回の書き込み動作で済む。

【００５３】このように、本実施形態による不揮発性半
導体記憶装置１００によれば、書き込み時間の大幅な短
縮を実現することができる。

【００５４】次に、本発明の第２の実施形態による不揮
発性半導体記憶装置について説明する。

【００５５】図９は、本実施形態による不揮発性半導体
記憶装置における分割動作を示す表である。本実施形態
による不揮発性半導体記憶装置の回路構成は、上記第１
の実施形態による不揮発性半導体記憶装置１００とほぼ
同じであり、相違点はカウント回路６０４がカウント値
の上位２ビットではなく３ビットを分割制御回路６０６
へ出力する点、及び分割制御回路６０６がこれら３ビッ
トに基づく分割動作を行うよう構成されている点であ
る。本実施形態による不揮発性半導体記憶装置は、カウ
ント回路６０４がカウント値の上位３ビットを分割制御
回路６０６へ供給することにより、分割制御回路６０６
の分割制御を最適化するものであり、分割された各ビッ
ト数間のばらつきを少なくすることを特徴としている。

【００５６】尚、図９中の「割り当て１」は、上記第１
の実施形態による不揮発性半導体記憶装置１００の分割
割り当て動作、「割り当て２」は、本実施形態による不
揮発性半導体記憶装置の分割割り当て動作を示す。

【００５７】具体的には、カウント値が５〜６であれ
ば、カウント回路６０４は上位３ビットである「０１
０」を出力し、分割制御回路６０６はこれを受けて書き
込むべきメモリセルを２分割するのであるが、上記第１
の実施形態による不揮発性半導体記憶装置１００ではこ
れがそれぞれ「４−１」、「４−２」と分割していたと
ころ、本実施形態によればそれぞれ「３−２」、「３−
３」と分割する。同様に、カウント値が９〜１０であれ
ば、カウント回路６０４は上位３ビットである「１０
０」を出力し、分割制御回路６０６はこれを受けて書き
込むべきメモリセルを「３−３−３」、「４−３−３」
と３分割する。また、カウント値が１３〜１４であれ
ば、カウント回路６０４は上位３ビットである「１１
０」を出力し、分割制御回路６０６はこれを受けて書き
込むべきメモリセルを「４−３−３−３」、「４−４−
３−３」と４分割する。

【００５８】このように、本実施形態による不揮発性半
導体記憶装置によれば、カウント値の上位３ビットを用
いることにより、分割された各ビット数間にばらつきが
生じること（例えば、「４−１」の如く）を検出し、ば
らつきが生じる場合、分割された各ビット数を平均化し
て割り当てているので、書き込み電圧発生回路１１０の
消費電力を低減することができるとともに、各メモリセ
ルにかかる書き込み時のストレスを均等化し信頼性を向
上させることができる。尚、本実施例による不揮発性半
導体記憶装置の動作は、カウント値が１〜４、７、８、
１１、１２、１５及び１６の場合は、上記第１の実施例
による不揮発性半導体記憶装置１００と同じとなる。

【００５９】次に、本発明の第３の実施形態による不揮
発性半導体記憶装置について説明する。

【００６０】図１０は、本実施形態による不揮発性半導
体記憶装置１０００を示すブロック図である。本実施形
態による不揮発性半導体記憶装置１０００は、上記第１
の実施形態による不揮発性半導体記憶装置１００と比べ
ると、ベリファイ回路及び書き込みパルス発生回路が変
更されている点が異なる。

【００６１】図１１は、不揮発性半導体記憶装置１００
０におけるベリファイ回路１０２０の回路図であり、カ
ウント回路１１０４は連続供給されるタイミング信号φ
３に基づき、活性化状態にあるデータ書き換えフラグＦ
Ｌ０〜ＦＬ１５の数をカウントし、そのカウント値を分
割制御回路１１０６へ供給する。分割制御回路１１０６
は、かかるカウント値に基づき書き込むべきビットの分
割を行うのであるが、これが分割制御回路６０６と異な
る点は、分割された各ビット数を示す信号Ｃを書き込み
パルス発生回路１０１８に供給する点である。

【００６２】例えば、カウント回路１１０４からカウン
ト値「５」を受けた場合、分割制御回路１１０６はこれ
を「４−１」と分割し、初めの「４」ビットについて書
き込みが行われるときに当該「４」を示す「１１」を信
号Ｃとして書き込みパルス発生回路１０１８へ供給し、
次の「１」ビットについて書き込みが行われるときには
当該「１」を示す「００」を信号Ｃとして書き込みパル
ス発生回路１０１８へ供給する。尚、カウント値「５」
を受けた分割制御回路１１０６はこれを「３−２」と分
割してもよく、この場合は、初めの「３」ビットについ
て書き込みが行われるときに当該「３」を示す「１０」
を信号Ｃとして書き込みパルス発生回路１０１８へ供給
し、次の「２」ビットについて書き込みが行われるとき
には当該「２」を示す「０１」を信号Ｃとして書き込み
パルス発生回路１０１８へ供給する。

【００６３】かかる信号Ｃを受けた書き込みパルス発生
回路１０１８は、これに基づき、書き込み回路１１２に
供給する書き込みパルスＰＬＳ０〜ＰＬＳ１５のパルス
幅を調節する。すなわち、信号Ｃが「１１」で「４」を
示しているときには当該パルス幅を従来通りとする一
方、これが「１０」「０１」「００」と、書き込まれる
べきメモリセルの数が少ないことを示しているときに
は、それに応じて当該パルス幅を短くする。これによ
り、一度に書き込みべきメモリセルが少ない場合の消費
電力を低減することができるとともに、メモリセルにか
かるストレスが均等化され信頼性を向上することができ
る。

【００６４】以上、本発明の実施の形態を説明したが、
本発明はこれに限定されることなく、種々の応用が可能
であることは言うまでもない。

【００６５】例えば、カウント回路６０４を省略し、か
かる動作を処理部１１６に実行させることも可能であ
り、また、データ書き換えを行う際に一旦メモりセルの
消去を行うシステムへの応用も可能である。

【００６６】

【発明の効果】以上説明したとおり、本発明によれば、
書き込み電圧発生回路の能力に応じて分割書き込みを行
う場合に、実際に書き込みが行われるメモリセル数をカ
ウントしこれに基づき当該分割を行っているので、書き
込みに要する時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による不揮発性半導体記憶
装置１００を示す図である。

【図２】不揮発性メモリセルのデバイス構造を示す図で
ある。

【図３】図１に示すベリファイ回路１１４の回路構成を
示す図である。

【図４】図３に示す判別回路３０４の回路構成を示す図
である。

【図５】図４に示す判別回路３０４の真理値表である。

【図６】図１に示すビット数検出回路１２０の回路構成
を示す図である。

【図７】図６に示すカウント回路６０４のカウント動作
を示す表である。

【図８】不揮発性半導体記憶装置１００の動作を示すフ
ローチャートである。

【図９】本発明の第２の実施形態による不揮発性半導体
記憶装置における分割割り当て動作を示す表である。

【図１０】本発明の第３の実施形態による不揮発性半導
体記憶装置１０００を示す図である。

【図１１】図１０に示すビット数検出回路１０２０の回
路構成を示す図である。

【図１２】従来の不揮発性半導体記憶装置１４００を示
す図である。

【図１３】従来の不揮発性半導体記憶装置１４００の動
作を示すフローチャートである。

【符号の説明】

１００ 不揮発性半導体記憶装置 １０２ 不揮発性メモリセルアレイ １０４ ローデコーダ １０６ カラムスイッチ １０８ ソース線制御回路 １１０ 書き込み電圧発生回路 １１２ 書き込み回路 １１４ ベリファイ回路 １１６ 処理部 １１８，１０１８ 書き込みパルス発生回路 １２０，１０２０ ビット数検出回路 １２２ データラッチ ２００ 半導体基板 ２０２ ソース領域 ２０４ ドレイン領域 ２０６ フローティングゲート ２０８ コントロールゲート ３０２ 比較回路 ３０４ 判別回路 ４０２ ラッチ回路 ４０４ 排他的論理和回路 ６００ ラッチ回路群 ６０２ ラッチ回路 ６０４，１１０４ カウント回路 ６０６，１１０６ 分割制御回路 ＤＬ０〜ＤＬ１５ データ線 ＤＴ０〜ＤＴ１５ 書き込み期待値供給線 ＦＬ０〜ＦＬ１５ データ書き換えフラグ ＷＤ０〜ＷＤ１５ 書き込みデータ線 ＷＭＤ０〜ＷＭＤ１５ 書き込みパルス制御信号 ＰＬＳ０〜ＰＬＳ１５ 書き込みパルス Ｖpump 書き込み電圧 Ａ０〜Ａ１９ アドレス端子 Ｄ０〜Ｄ１５ データ端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性メモリセルと、前記複数
   の不揮発性メモリセルに格納されたデータを読み出す読
   出手段と、前記読出手段により読み出された前記データ
   と前記複数のメモリセルに格納すべきデータとを比較す
   る比較手段と、前記比較手段の比較結果に基づき、前記
   複数の不揮発性メモリセルのうち書き込みを行うべきメ
   モリセルの数を計数する計数手段と、前記計数手段によ
   る計数値に基づき前記書き込みを行うべきメモリセルの
   少なくとも一部を特定しこれら特定されたメモリセルに
   対して同時に書き込みを行う書込手段とを備える不揮発
   性半導体記憶装置。
2. 【請求項２】 前記書込手段は、前記計数値が所定の値
   を超えていないときには前記書き込みを行うべき全ての
   メモリセルへの書き込みを同時に行い、前記計数値が前
   記所定の値を超えているときには前記書き込みを行うべ
   きメモリセルの一部を特定しこれら特定されたメモリセ
   ルに対して同時に書き込みを行った後、前記書き込みを
   行うべきメモリセルの残りの部分のうち少なくとも一部
   を特定しこれら特定されたメモリセルに対して同時に書
   き込みを行うことを特徴とする請求項１記載の不揮発性
   半導体記憶装置。
3. 【請求項３】 書込電圧発生回路をさらに有し、前記所
   定の値は前記書込電圧発生回路の能力に応じて決定され
   ていることを特徴とする請求項２記載の不揮発性半導体
   記憶装置。
4. 【請求項４】 前記複数の不揮発性メモリセルは、それ
   ぞれフローティングゲートを有するトランジスタ構造で
   あり、前記書き込みは、前記フローティングゲートへの
   電子注入により行われることを特徴とする請求項１又は
   ２又は３記載の不揮発性半導体記憶装置。